verilog 2001の構文ではグローバル宣言が不正です。タスク

Question

私が持っていたいVerilogファイルは、別のファイルのinclude "maths.v"であるいくつかの計算を行うタスクです。mathsfunction;を書く私が正しく理解していれば、その時点でタスクを実行する必要があり、他のファイルにinitial begin - endブロックは、以下のコードは、次のとおりです。

Maths.v

task mathsfunction; 
reg [0:31] x; 
reg [0:31] y; 
reg [0:31] z; 
begin 
    x = $urandom; 
    y = $urandom; 
    z = x + y 
end 
#200  
endtask 

私が最初にある1つのコンパイルエラーを取得していますtask mathsfunction;これはGlobal declarations are illegal in Verilog 2001 syntax.です。私がこれまでに学んだことから、ちょうどタスク（モジュールではない、私はそれがモジュールであることを望んでいない）であるVerilogファイルはうまくいくはずですか？なぜこれが機能しないのか分かりません。

すべてのヘルプは

Answer 1

あなたの最初の問題は、あなたがVerilog2K（「Verilogの」）とのSystemVerilogを混乱しているということです素晴らしいことです。 Verilogでは、タスク宣言はモジュール内にのみ存在するか、生成されます（グローバルには生成されません）。エラーメッセージが表示されます。次に、タスクに2つのステートメント（begin/end seqブロックとタイミングコントロール）が含まれていますが、これはVerilogでは無効です。 SVはこれを緩和します。ブロックの外側に#200を置くことは意味がないので、ブロック内でそれを移動してVerilogと互換性があるかもしれません。

あなたの次の問題は、あなたのタスクは何も入力または出力がないということです - x、y、zは内部ですが。それらをinput、output、またはinoutにする必要があります。

最後に、間違ってカット/ペーストしました。このコードは2つ以上のセミコロンなしではコンパイルされません。