Verilogゲート定義の相違点

Question

これは、Verilogの2つの半加算器の定義です。

違いがありますか？私はどちらを選ぶべきですか？どうして？

halfAdder1

xor(s,x1,x2); 
and(c,x1,x2); 

halfAdder2

assign s=x1^x2; 
assign c=x1&x2; 

Answer 1

まず一つがゲートレベルプリミティブを使用して、構造モデルとして知られています。 第2のものはRTLモデル（レジスタ転送レベル）と呼ばれます。どちらのモデルも完全に合成可能であり、まったく同じハードウェアを生成する可能性があります。

RTLモデリングは、より高度なプログラミング言語に近いため、人間にとってはより読みやすいと述べています。さらに、ゲートを算術/論理演算子に抽象化し、合成ツールに適切なゲートを選択する柔軟性を与えます。

一方、回路の回路図があり、それを直接HDLに変換したい場合は、ゲートレベルが適切です。