system-verilog-assertions

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    `defineマクロの範囲

    この質問はシステムのVerilogマクロに関するものです。 私はトップモジュール、サブモジュール、サブサブモジュールを持っています。サブモジュールでインスタンス化されたサブサブモジュールは、トップモジュールでインスタンス化されます。 私はサブモジュールにマクロ`define abcを定義する場合は、あなたのコンパイルコマンドで+define+...、defineマクロ意志を使用している場合を除き、
    verilog system-verilog hdl system-verilog-assertions 2016-11-08

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    システムVerilogの連結配列のビット幅

    1ビットの変数/定義/列挙型の連結配列を生成する複数の関数があります。連結が起こるたびに、最終サイズが32ビット幅であることを確認したい。それが32ビットよりも小さいかまたはそれより大きい場合、エラーにフラグを立てる。 私は$ bits、$ sizeを試しましたが、変数を求めて、連結幅ではなく可変幅を提供しているようです。その目的を破る。 何か助けていただければ幸いです。 ありがとうございます！
    system-verilog system-verilog-assertions 2017-02-17

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    Verilogで合成可能な遅延

    ###として記述された遅延を持つSystemVerilogコードを合成したいが、シンセサイザは遅延が合成不可能であるためシンタックスエラーを返す。私は合成される遅れを与えることができる方法はあるのか知りたいですか？ たとえば、これは遅延のあるコードのSystemVerilogアサーションです アサーションプロパティ（req1 == 0）## 1（req1 == 1）## 1！（req2 == 1）
    verilog delay system-verilog synthesize system-verilog-assertions 2016-11-22

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    遅延を伴うSystemVerilogアサーションをinvarspecに変換する

    遅延付きSystemVerilogアサーションを正式な検証プログラムのinvarspecに変換したいと考えています。シンセサイザは、下のコード行で## 1の構文エラーを示します。 assert property ((req1 == 0) ##1(req1 == 1) ##1 !(req2 == 1) || (gnt1 == 0)); 検証され遅延が発生するプロパティがいくつかあります。私は現在
    delay formal-verification model-checking system-verilog-assertions 2016-11-22

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    $入力信号付き$

    イベントが発生した場合、過去の "num_ticks"で何らかの信号がアサートされているはずであることを確認したいと思います。 例として、私が書いたプロパティは次のとおりです。 property test_past; @(posedge clk) $rose(gnt) |-> $past(req, num_ticks); endproperty ここでの問題はnum_ti
    system-verilog uvm questasim system-verilog-assertions 2017-01-11

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    同様のシーケンスを持つシステムのVerilog機能カバレッジビンに問題はありますか？

    covergroup xxxx ; yyyy : coverpoint (zzzz) { bins sequence_1 = {0=>1=>2=>3}; bins sequence_2 = {0=>1=>2=>3=>4}; bins sequence_3 = {0=>1=>2=>3=>4=>5=>6=>7=>8=>9}; bins sequence_4 = {0=>1=>2=>3=>4
    system-verilog system-verilog-assertions 2016-11-23

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    アサーションで 'sequence.triggered'を使用するときのリセット認識

    シーケンスのtriggeredプロパティを使用するアサーションがいくつかあります。これは、「Xが起きたとき、Yがいつか過去に起こったことがある」というフォームのプロパティをチェックするのに便利です。 簡単な例を見てみましょう：aは3サイクル前に高く、bは2サイクル前に高いものであった場合は三つの信号、a、bとc、cを考えると が高いだけ行くことを許されています。これは満たし、このプロパティをトレー
    system-verilog system-verilog-assertions 2016-10-05

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    ある範囲内の整数の制約配列

    すべて、 私はSystemVerilogの制約を思いついています。 1から9のようなものに範囲内にあると、それらの値を制限するために、アレイ内のすべての要素を介してbyte my_array [0:8]ループ： restrict: assume property ( foreach(my_array[i]) my_array[i] inside {[1:9]} ); は、上記パーサに
    arrays for-loop constraints system-verilog-assertions 2016-11-27

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    シーケンスが発生した場合、System-Verilogアサーション

    でサブシーケンスが発生します。 "シーケンスAが発生した場合、そのシーケンス内でシーケンスBが発生します"。これどうやってするの？ 私が主張使うことができると思っているだろう： assert property (@(posedge clk) (A |-> (B within A)); をが、これは私の例のために動作するようには思えません。 私がいることを読んだ：リニアシーケンスは、連続するクロ
    system-verilog system-verilog-assertions 2016-12-09

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    シーケンスブロック内で$ displayステートメントを使用して、システムVerilogアサーション（SVA）に情報を表示するにはどうすればよいですか？

    シーケンスブロックが実行中に何らかの情報を表示したい。 例えば： sequence A; a; $display ("Signal A asserted here"); endsequence 私はこのコードを試してみましたが、次のエラーが発生しました：機能が期待されるところ タスク$表示が呼び出されます。 タスクコールを修正して再コンパイルしてください。 これをどのように克服できますか
    system-verilog vlsi asic system-verilog-assertions 2017-02-02
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