modelsim

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    VHDL - 長さ属性を直接関数に使用すると警告が表示されるのはなぜですか？

    私は、レコードのstd_logic_vector表現を返すVHDL関数を持っており、そのstd_logic_vectorの長さが必要です。私は長さの属性を関数上で直接使用することができます。 ModelSimで警告が表示されるのはなぜですか？微妙な問題を招いていますか？私が理解しているものは、警告テキストをグーグルで見つけても役に立たなかった。 my_function_returns_slv(my
    vhdl modelsim 2016-10-27

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    Win7のModelSimの "<proj> .ip_user_files"でVivado IP生成ライブラリをコンパイルしてください

    私の質問を読んでくれてありがとう。 <proj>/ip_user_files/ip/c_counter_binary/c_counter_binary_0.veo /c_counter_binary_0.vho /c_counter_binary_0_stub.v /c_counter_binary_0_stub.
    vhdl modelsim vivado 2016-10-31

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    ModelsimでUVM TBをコンパイルしてシミュレートする1​​0.4b

    モデル10.4bでUVMを使用するのが初めてです。クラスがコンパイルされているかどうかを確認しようとしていますが、次のコンパイルエラーが発生しています。また、誰かが私をUVM排除の流れに向けることができれば、それは本当に役に立ちます。私はオンラインリソースを検索しました。 class fifo_trans_item extends uvm_sequence_item; rand bit
    system-verilog modelsim uvm 2016-11-01

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    vhdlでシグナル割り当て担当者を生成する

    質問があります。私は信号割り当てにgenerateを使いたい。しかし、シミュレータは私にエラーが発生します。エラーは次のとおりです。「信号割り当てのターゲットが正しくありません。 「未知の識別子A0_i」を含む。 architecure sss of fff is signal A0_0 : bit ; signal A0_1 : bit ; signal A0_2 : bit ; sig
    vhdl modelsim 2016-11-04

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    ターミナルでvsimコマンドでModelsimを実行するにはどうすればよいですか？

    今私は私がVSIM入れてるとき/ modelsim_ase/linuxaloem 、 No command 'vsim' found, did you mean: ... を取得したフォルダ/のQuartusから./vsimコマンドでそれを実行することができますが、私がしようとしていたときにleon3シミュレーションを実行grlibからメイクVSIM-打ち上げを経て、私はよあなたはModelS
    linux ubuntu modelsim 2016-11-08

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    Cocotb FLDLに必要なVHDL

    現在、Cocotbベースの検証環境をセットアップ中です。 シミュレータにFLI（外国語インターフェイス）がないため、VHDLを使用している場合、Cocotbで提供されているサンプルが私の場合は機能しないことが判明しました。 エラー（抑制可能）：：（VSIM-FLI-3155）FLIはModelSimでのこのバージョンでは有効になっていない は、私は、次のメッセージが表示されます。 （私にはMode
    vhdl verilog modelsim altera cocotb 2016-11-09

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    LEDの点滅のためのVHDLのプロセス

    3回点滅する（1秒ごとに点灯する必要があります）、点灯するまでの間隔を1秒にするプロセスが必要です。 最も簡単な方法は、次のようになります。それをコンパイルして process(CLK) begin .... led <= '0'; led <= '1' after 1 sec, '0' after 1 sec, '1' after 1 sec, '0' after 1 sec,
    vhdl modelsim 2016-11-11

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    vhdlで間違った機能があります

    誰かがこのコードをチェックして、どこに間違いがあるのか​​教えていただけますか？コンパイラはこのエラーメッセージを送信します。Funcio_2.vhd（10）： "OR"：（vcom-1576）の近くに '）'があります。 --Definimos la entidad funcio_2- ENTITY funcio_2 IS PORT(a,b,c,d:IN BIT;f:OUT BIT); E
    modelsim 2016-10-12

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    警告：NUMERIC_STD。 "<="：メタデータが検出されました。FALSEが返されますModelSimのエラー

    警告：NUMERIC_STD "< ="：コードを実行するとモデルが検出され、FALSEを返します。 エラーは、reg_goとreg_nレジスタを使用している場合にのみ発生します。レジスタを使用しない場合、コードは正常に動作します。 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use work.c
    vhdl modelsim 2016-10-12

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    すべてのシステムのVerilogファイルに自動的にファイルを含める

    私は同僚からの.svファイルの束を採用しており、 "globals.sv"というファイルに保存されている定義済みの環境変数がないため、コンパイルに失敗します。すべてのファイルの先頭に行 `include "globals.sv" を追加すると、動作しますが、私は自動的にコンパイル時にすべての.svため、このファイルを含めるために使用することができますModelSimのコマンド・ライン・タグがあ
    system-verilog modelsim 2016-10-14
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