2011-02-22 12 views

答えて

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、私が行っていたとき、私はこのエラーを得た:

wire Q[3:0]を私はwire [3:0] Q;

+0

ありがとうWinston!私のエラーは[Synth 8 - 1717]はメモリ**に直接アクセスできず、これが修正されました – Sam

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を持っている必要があるときそれはあなたがたSystemVerilogコードをインポートしたと設定していない場合はエラーが出てくることザイリンクスVivadoの下でも共通ですそのようなシステムナビゲータのソースコードタイプ。 Vivadoはすべてを基本的なVerilogにすることをデフォルトにしていますが、ファイルタイプがSystemVerilogの場合、Verilogのすべてのものが正常に合成されますが、その逆は真ではありません。

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