ISE Xilinx14.7でトップモジュールを実装するVerilog

Question

ise xilinx 14.7、webpack versionを使用してVerilogでカウンタを作成しようとしています。

実際、R. HaskellとD. Hannaの本「デジタル・デザインを使用したデジタル・デザイン」を参考にして、いくつかの変更を加えました。

最上位モジュールを合成しようとすると、syntaxisがすべて良いですが、この図のように、予期せぬトークンと変数の不正な再宣言がモジュールの1つから呼び出されています。私はVerilogを初めて使っています。私が間違っていることを教えていただけたら、とても感謝しています。

module_name instance_name(port_connections); 

module_nameがしたいモジュールの名前です：

picture

Answer 1

あなたの問題は、モジュールをインスタンス化するための適切な構文はとても似ているライン16上のclockdivモジュールをインスタンス化したものですモジュールのこの特定のインスタンスに与えられた名前はinstance_nameであり、port_connectionsは.name(connection),または順序付きリストスタイルのモジュールの入力、出力、および出力の接続です。だから、私はあなたが言うことを意味すると思う：

clockdiv U1(.mclk(mclk), 
      .clr(clr), 
      .clk190(clk190), 
      .clk48(clk48));