fpga

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    VHDLのエンティティ構文

    VHDLのエンティティの構文について混乱します。 出典：：私はについて混乱している何Peter J. Ashenden, "The Designers Guide to VHDL", 3rd ed., Morgan Kaufmann, 2008. は、宣言の終わりです。ここ実体が宣言されるべきかEBN formのルールがあります。これによると、エンティティまたはの識別子を最後に含める必要はなく、す
    syntax vhdl fpga ebnf 2017-11-01

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    ISimはすべてのフリップフロップ出力に対してUを表示します

    ISIMでVHDLコードをシミュレートしようとすると、すべての出力に対して唯一Uが表示されます。 ちょうど3つのカスケードD型フリップフロップで構成されています。 そして、ここに私のVHDLコードは次のとおりです。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity az_4_2 is Port (clk: in std_logic;
    vhdl fpga 2017-11-04

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    JupyterのWebカメラにアクセスザイリンクスのノートブックPynq FPGA

    Hey guys私のPynq FPGAに接続されたUSBウェブカメラのライブビデオフレームを取得したいと考えています。目標は各フレームで動き検出を行うことですが、私はライブビデオを取得するのに苦労しています。私はこのlinkの最初の例を試しましたが、本当に悪いフレームレートを取得します。私は、次の行を追加してより良いレートを得ようとしました：vc.set(cv2.CAP_PROP_FPS, 60)
    python opencv video-streaming webcam fpga 2017-11-09

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    コンプライアントSCIの主要な予期しない出力でFPGAをプログラミングする際の問題

    コンテキスト： 私はコンピュータ工学の男です。私は学校に通っており、これは私の上級プロジェクトの一部です。私は、私のグループによって作成された電子ボードゲームで使用するためにFPGAをプログラムしようとしています。 FPGAは、すべてのロジックを制御するRaspberry PiのIOエクステンダです。下記のVerilogコードは、アルテラのMax V 570 devkit上で実行され、本番用ユニッ
    verilog fpga 2017-11-09

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    JPEGイメージをAXI4ストリームに送信して読み込みますか？

    私はZedboard Zynq評価ボードで、FPGAを使って画像処理プロジェクトを行っています。私はHLSを使用して画像処理ブロックを作成し、入力と出力の両方を持つIPを幅8のAXI4ストリームとして作成しました。 私のPCでJPEG画像を読み取ってAXI4ストリームとしてこのIPブロックに送ります、それを私のPC画面に表示するために出力しますか？ これを達成する既存のIPはありますか？ P.S.
    image-processing fpga vivado vivado-hls axi4-stream 2017-11-10

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    VHDL：複数の値と信号を比較する

    信号を事前定義された値のリストと比較して、少なくともこの値と同じ値が存在するかどうかを確認したい（または、同じ値がリスト）。 例アプリケーション：受信したコマンドを有効なコマンドの事前定義されたリストと比較し、コマンドが無効な場合はエラー状態になります。想像してみれば、有効なコマンドは3つだけです（0x00、0x01、0xFF）。そして、このコードは、仕事をするでしょう： --valid comm
    loops vhdl fpga 2017-11-15

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    ラッチトリム警告を受け取らずにレジスタを同じ番号の正から負に切り替える方法はありますか？

    私はPongのゲーム用のモジュールを書いています。これはchange_xとchange_yという2つのレジスタを持ち、正と負の間で切り替わります（コードではTWOですが、デバッグ中は1に変更しました）。これらのレジスタは10ビットなので、10'b0000_0000_01と10'b1111_1111_11の間で切り替わります。私は警告を取得合成するとき： Xst:1710 - FF/Latch <c
    verilog fpga hdl 2017-11-16

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    VHDL：課と10進表記

    私が使用しているセンサーは、16ビットワードを返すと私は表現を使用する必要がある実際の値に変換します、 式は((175.72*16b_word)/65536)-46.85. であることができます私16ポジションを右にシフトすることで分ける？ 私は数時間前から検索しましたが、まだ10進表記法とは何の手がかりもありません。誰かがそれを解決する方法の例を持っていますか？
    vhdl fpga 2017-11-25

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    カーネル/ Linuxの場所はメモリです。確認方法

    私はAtlas-SoC Kit/DE0-Nano-SoC Kitでlinuxを実行しています。 u-bootを通して私はカーネルを別の場所に配置しました。 ​​ 最後の行は、256Mオフセットから744M要求します。 私の質問ではありませんが、これが実際に起こっていることをどのように確認できますか？これは私がデバイスツリーとmemmapの設定を使ってオンラインで混合ソリューションを読んでいるからで
    linux kernel fpga 2017-11-30
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