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"AH-DH" 上位ビットのAH、BH、CH、およびDHレジスタ。 "AL-DL" 低ビットのAL、BL、CL、およびDLレジスタです。これはAMD64のボリューム1から引用されていますが、私はそれをIntelsのプログラマーのマニュアルで見てきました。私はそれが何を意味するのか明確には分かりません。エンディアンオーダーと関係がありますか？ amdとintelの両方のマイクロプロセッサーはリ

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最新のコンピュータではバイトアドレッシングはどのように実装されていますか？

私は、32ビットのコンピュータバイトアドレッシングがどのように達成されたかを理解することができません： RAM自体はバイトアドレス可能なので、最初のバイトはアドレス0と2番目の1などありますか？この場合、32ビットのワードを読み込み、データバスの幅を無駄にするために4回のリードサイクルを要しませんか？または、RAMはアドレス0が最初の4バイトを指し、アドレス2がバイト5〜8を指すことを意味する3

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命令参照とデータ参照の相違

命令の30％がデータ参照であるため、データキャッシュのミス率を求めるのに0.4を使用するのはなぜかできません。（https://i.stack.imgur.com/jJpC1.png）

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書き戻し対帯域幅

私の理解では、書き戻しポリシーはキャッシュ内でのみ変更し、ブロックに「ダーティ」ビットを設定し、書き込みスルーはキャッシュとメモリの両方を変更します。置換が行われたときに、書き戻しポリシーを使用している場合、メモリー内のブロックを置き換えるためにブロックがダーティかどうかがチェックされます。私の質問は、このポリシーのうち、どのようなメモリトラフィック（帯域幅）が増えるのでしょうか。特定のポリシー

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同じコアの別のスレッドが書き込みバッファから書き込んだ値をバイパスできないのはなぜですか？

CPUコアが書き込みバッファを使用する場合、ロードはキャッシュに現れるまで待たずに、最新のストアを書き込みバッファから参照先の場所にバイパスすることができます。しかし、それはA Primer on Memory Consistency and Coherenceで書かれていて、CPUの名誉TSOメモリモデルなら、 ...マルチスレッドは、TSOのための微妙な書き込みバッファの問題を紹介します。 T

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アプリケーションのスピードアップ時間を計算する（本の練習）

私はPattersonとHennessyによってComputer Organization and Designを読んでいて、3つのソリューションで練習に遭遇しました。私は正しいものが見つからない。 CPUの実行時間=（命令カウント* CPI）/クロックレートが、それは動作しません：私は本の中で与えられたパフォーマンス方程式を計算しようとしました。ここに質問があります： A given appli

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L1キャッシュとメインメモリ

L1キャッシュとメインメモリへのアクセスには何サイクルかかるのですか？これは依存していることがわかります。 L1、L2、L3が欠落している場合、メインメモリにアクセスするには何サイクルかかりますか？しかし、私はおおよその平均サイクルを知りたいです。

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水平と垂直のマイクロコードの相違

私はコンピュータアーキテクチャと設計においてマイクロコード化された命令は何か分かっていますが、これらの2つの用語の間では混乱していました。いくつかの記事を読んだが、明確さを得ることができなかった。それらのいくつかは言った：水平マイクロコード：コードのこのタイプではマイクロコードは、任意の仲介なしに制御信号が含まれています。垂直マイクロコード：垂直マイクロコードの場合、すべての動作は密度でコー

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メモリにアクセスするとき、キャッシュヒットの状況下でページテーブルのアクセス/ダーティビットを設定しますか？

私の知る限り、CPUのメモリアクセスには、CPUキャッシュとMMUが関係しています。 CPUはキャッシュ内のターゲットを見つけようとします。キャッシュミスが発生すると、CPUはMMUに変わります。 MMUによるアクセス中に、対応するページテーブルエントリのアクセス/ダーティビットがハードウェアによって設定されます。私が知っている限り、ほとんどのCPU設計では、キャッシュミスがないかぎりMMUがト

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アーキテクチャ用の未定義のシンボル

デモ用アプリケーションの構築中に、Macアプリケーションの開発にpodofoライブラリを使用しました以下のエラーが発生しています。