cpu-cache

1熱

1答えて

L1キャッシュラインでデータ構造のキャッシュアライメントが無効になる方法

CPUのL1キャッシュメカニズムを理解しようとしています。 のCPUが4つのコアを有し、L1キャッシュラインサイズがMESIプロトコルを用いて、各コアのN個のエントリを有する64バイトであると仮定してみよう。 したがって、メモリ参照はキャッシュラインサイズに合わせてロードされます（参照は64バイトを正確に保持する何らかの種類のデータ構造です）。 このとき、コア0は、このキャッシュラインに（で0オフ

c performance caching cpu-cache 2017-10-08

---

0熱

1答えて

複数レベルのキャッシュアクセス時間

L1とL2の2つのキャッシュがあり、L1が第1レベルのキャッシュで、L2が下位レベルのキャッシュである場合。 L1にミスがあり、L2にヒットがあるとします。 L2から必要なブロックをL1に移動し、L1から必要なバイトにアクセスするか、L2から必要なバイトに直接アクセスする必要がありますか？ 平均アクセス時間を与えることができるよう - H1（T1）+（1-H1）、（H2） H1（T1 + T2）：

memory cpu-architecture cpu-cache multi-level 2017-07-07

---

0熱

2答えて

メモリにアクセスするとき、キャッシュヒットの状況下でページテーブルのアクセス/ダーティビットを設定しますか？

私の知る限り、CPUのメモリアクセスには、CPUキャッシュとMMUが関係しています。 CPUはキャッシュ内のターゲットを見つけようとします。キャッシュミスが発生すると、CPUはMMUに変わります。 MMUによるアクセス中に、対応するページテーブルエントリのアクセス/ダーティビットがハードウェアによって設定されます。 私が知っている限り、ほとんどのCPU設計では、キャッシュミスがないかぎりMMUがト

cpu-architecture cpu-cache mmu page-tables 2017-04-07

---

-1熱

1答えて

キャッシュミスが発生した場合、データは直接レジスタに移動されるか、最初にキャッシュに移動して登録されますか？

キャッシュミスが発生した場合、データはメインメモリから直接レジスタに移動されるか、最初にキャッシュに移動されて登録されますか？メインメモリとレジスタを直接接続する方法はありますか？

cpu cpu-architecture cpu-registers cpu-cache 2017-12-18

---

6熱

2答えて

具体的には、x86キャッシュ行をdirtyとマークするものは何ですか？

この質問はです。具体的には、は、現代のx86-64キャッシュコヒーレントアーキテクチャーを対象としています。答えは他のCPUで異なる可能性があります。 メモリに書き込む場合、MESIプロトコルでは、キャッシュラインが最初にキャッシュに読み込まれ、次にキャッシュ内で変更される必要があります（値はダーティとマークされたキャッシュラインに書き込まれます）。古い書込み型マイクロアーキテクチャでは、これによ

x86 x86-64 cpu-architecture cpu-cache memory-bandwidth 2017-11-21

---

1熱

1答えて

MemoryBarrierは本当にリフレッシュ値を保証しますか？

彼の驚くべき本C＃を一言で言えば（無料の章はオンラインで入手できます）、メモリバリアが私たちに「リフレッシュ」価値を与える方法について話しています。彼の例は次のとおりです。 static void Main() { bool complete = false; var t = new Thread(() => { bool toggle

c# multithreading volatile cpu-cache 2017-10-23

---

0熱

1答えて

intel cpusのスマートキャッシュ機能を変更するには？

インテルcpuからcまたはC++、またはおそらくアセンブリコードでスマートキャッシュ機能を無効にして有効にするプログラミング方法がありますか？私はスマートキャッシュの有無にかかわらずアルゴリズムの性能を測定したいと思います！そのようなオプションavailablesかどうかは？私はたくさんの検索をしましたが、役に立たないものは見つかりませんでした。私のCPUはインテル6700hqです。

c c++11 assembly cpu-architecture cpu-cache 2017-05-01

---

1熱

1答えて

異なるコアのL1キャッシュラインプロトコルから状態情報を取得することは可能ですか？

は はのは、このシナリオを想定してみましょうなど MSI、MESI、MOSI、MOESI、と、周りがいくつかのキャッシュ・コヒーレンス・プロトコルがあります：CPUは、 4コアのL1プライベートキャッシュ（L1キャッシュと が含まれていますサイズはここでは関係ありません）。ここでのメモリアドレスは例示的なものである。 コア00x1111に対処するためにメモリ・アクセスを要求し、従って値は、メインメ

performance memory cpu-cache 2017-10-09

---

0熱

1答えて

/dev/shmのメモリをCPUキャッシュにキャッシュできますか？

メモリに頻繁にアクセスすると、CPUキャッシュ（L1、L2、L3）に格納されます。しかし、/ dev/shmにあるファイルにmmapされたメモリと同じですか？私は/ dev/shmのファイルにバックアップしておくとCPUのキャッシュをバイパスし、キャッシュミスに陥ることがあるかどうかを知りたいと思っていました。

linux mmap cpu-cache 2017-04-01

---

0熱

1答えて

_mm_clflushopt（）の後に_mm_sfence（）を発行しないと何が起こりますか？

私はメモリを解放する前にCPUキャッシュからメモリ範囲を取り除いています。理想的には、これらのキャッシュラインをメモリに保存せずに放棄するだけです。誰もその値を使うつもりはなく、そのメモリ範囲（malloc()/new/_mm_malloc()などの後）を再度取得する人は、まず新しい値でメモリを埋めるでしょう。 this question suggestsとして、現在のx86_64で理想を達成する

c++ concurrency x86-64 cpu-cache memory-fences 2017-09-01

---