cpu-architecture

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    ちょっと、私はcで書かれた機能を持ち、そのキャッシュ性能を向上させる必要があります。統計はcachegrindによって提供されています。しかし、私は完全に立ち往生しており、パフォーマンスは10%以上改善できません。私は本当にこれで助けが必要です。ここで は、関数である:私は気づい #define LARGER 50000 typedef struct { char c1;

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    浮動小数点数のために、次の表現を想定表すことができる最小および最大の正の浮動小数点数検索: 1符号ビット 4ビットの指数を 4ビットのための7の バイアス仮数を指数(IEEEのように何の暗黙の1がありません)私は最大と最小の正floa見つけるだろうどのようにこの情報を、与えられた このシステムでサポートされているティングポイント番号(バイナリ形式)? 解決方法が必要ですが、私はこの方法に興味があり

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    ダイレクト・マッピングは最小ヒット時間を持つのに対し、4ウェイ・セット結合マッピングはダイレクト・マッピング・カウンターパートよりも高いヒット率を持つことがキャッシュ・デザインでよく知られています。ダイレクトマッピングのヒットタイムに近似するために4ウェイセットアソシエイティブマッピングを作成するにはどうすればよいですか?

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    私はコンピュータアーキテクチャを勉強しています。私はいくつかのクイズについて混乱しています。ロードストアアーチでn命令を実行する場合 lw $t0, 32($s3) add $t0, $s2, $t0 sw $t0, 48($s3) 次に、メモリアクセス数と命令アクセス数は何ですか? メモリアクセスの回数は2回、命令アクセスの回数は3回だと思いますか?

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    インテルcpuからcまたはC++、またはおそらくアセンブリコードでスマートキャッシュ機能を無効にして有効にするプログラミング方法がありますか?私はスマートキャッシュの有無にかかわらずアルゴリズムの性能を測定したいと思います!そのようなオプションavailablesかどうかは?私はたくさんの検索をしましたが、役に立たないものは見つかりませんでした。私のCPUはインテル6700hqです。

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    私はちょうどその仮想アドレスが1ページ番号と2オフセットに分割されていることを読んでいます。 私はまた、ページ番号は右のページを見つけることができるようにあなたを導き、あなたがの物理メモリを取得したい右の「バイト」を取得するためにオフセットをお読みください。 だから4KBサイズのページでは、たとえば、我々は4KBある2^12 = 4096、以来、オフセットのために予約12bitsを持っています。

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    Euiseong Seoらの ""(2008、doi:10.1109/TPDS.2008.104、PDF)を読んでいます。ある時点では、単一のクロックドメインを持つマルチコアアーキテクチャが最も一般的です。これは今の場合ですか?

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    私が遭遇したすべてのCPUアーキテクチャには、対称レジスタがあります。つまり、読み込んだ値は、あなたが書いた値です。 レジスタ制限付き16ビット命令の場合、非対称レジスタを使用するケースがありますか? レジスタ0〜6は、関数呼び出しに対して「ローカル」です。この関数呼び出しで書かれた値は、読み込まれる値です。各レベルの関数呼び出しには独自のレジスタハードウェアがあるため、ローカルレジスタは暗黙的に

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    メモリ読み取りと書き込みのCPU命令(プログラムの読み込み命令を含む)の割合を調べたいが、そのような統計は見つからない。妥当な量は、1命令読み出し、1データ読み出し、1データ書き込みとすることができる。したがって、書き込みと比較すると2/1になる可能性があります。しかし、それは私が(3/1のような何かのような)より高いはずです。その情報は?

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    私はコンパイラによって行われるx64アセンブリの最適化を理解しようとしています。 Releaseという小さなC++プロジェクトを、Windowsの場合はVisual Studio 2008 SP1 IDEでビルドしました。 そしてラインの一つには、以下のアセンブリコードを含んでいた:私の知る限りは、それ自体でnopがdo nothingですけど、私は」として : B8 31 00 00 00 mo