Verilogでrandomize（）を実装する方法は？

Question

私はModelSimを持っているので、自分のコードでrandomizeを使うことはできません。

トランザクションクラス（uvm_sequence_itemを拡張）にrandomize（）を実装する必要があります。どうすればVerilogでそれを行うことができますか？

Answer 1

$ randomを試すことができます。この関数は、Verilogベースであり、ModelSimで動作する可能性があります。

さらに

q = $random(r_seed); 
or 
q = $random(); //seed is optional 

10から110（範囲）

q = {$random} % (110-10+1) + 10; 

、またはこれらは、基本的なランダム化構築物で

$urandom_range(110,10); 
$urandom(); 

を使用してみてくださいとの間にランダムな値を取得します。これらからあなたの制約条件を導かなければなりません。