私は2つの浮動小数点数を乗算するVerilogコードを書こうとしています。シフトと追加によって2つの仮数に乗算しようとすると、私は問題に遭遇しています。問題は、 "shift and add"変数、C_m_tmpを試してみると、何も起こらないということです(C_m_tmp = C_m_tmp + tmp;)。私は自分の問題に関係のないコードのブロックを省いています。誰かが私が間違っていると私に言うことができますか?forループのVerilogで動作しません
`timescale 1ns/1ps
module float_mult(A_m, B_m, C_m);
input [22:0]A_m, B_m;
output [45:0]C_m;
reg [45:0] C_m_tmp;
reg [22:0] A_m_tmp;
reg [22:0] B_m_tmp;
reg [45:0] tmp;
reg [4:0]i;
initial begin
assign C_m_tmp = 46'b0;
end
//need to remove the leading one from mantissas
[email protected] (A_m) begin
A_m_tmp = A_m >> 1;
A_m_tmp = A_m_tmp^23'b10000000000000000000000;
end
[email protected] (B_m) begin
B_m_tmp = B_m >> 1;
B_m_tmp = B_m_tmp^23'b10000000000000000000000;
end
[email protected](A_m_tmp, B_m_tmp) begin
for (i=0; i <=22; i=i+1)
if (B_m_tmp[i] == 1)begin
tmp = {23'b0,A_m_tmp};
tmp = tmp <<i;
C_m_tmp = C_m_tmp + tmp; //this line does nothing
end
end
[email protected](C_m_tmp)begin
if (C_m_tmp[45] == 1) begin
C_e_tmp = C_e_tmp + 1'b1;
end
end
assign C_e = C_e_tmp + 8'b01111111;
assign C_m = C_m_tmp[45:23];
assign C_s = C_s_tmp;
endmodule
は、最初のブロック – Greg
利用以内' assign'を取り除く行うことができます。 – sharvil111