Verilogの16進値はforループを生成します

Question

私はforループで16進数を使用する必要があるsystemverilogにこのコードを書いています。私は構文とコードの下で試しています。

genvar i,j; 

localparam int i_d = 1; 

localparam int j_d = 134; 

generate 

for (i = 8'h01; i <= MAX1; i = i + INCR) 

begin 

    add_bit[i_d] = (creg_add == i); 

    i_d = i_d + 1; 

end 

for (j = 8'h86; j <= MAX2; j = j + INCR) 

begin 

    add_bit[j_d] = (creg_add == j); 

    j_d = j_d + 1; 

end 

endgenerate 

しかし、私はこのエラーに直面しています。誰かがここで私を助けることができる？

Error-[SE] Syntax error 
Following verilog source has syntax error : 
    "creg.vs", 
    715: token is '[' 
       add_bit[i_d] = (creg_add == i); 
      ^

Answer 1

これは問題を解決するはずです。

genvar i,j; 

localparam int i_d = 1; 

localparam int j_d = 134; 

generate 

for (i = 8'h01; i <= MAX1; i = i + INCR) 

begin 

    assign add_bit[i_d] = (creg_add == i); 

    i_d = i_d + 1; 

end 

for (j = 8'h86; j <= MAX2; j = j + INCR) 

begin 

    assign add_bit[j_d] = (creg_add == j); 

    j_d = j_d + 1; 

end 

endgenerate 

Answer 2

generateブロックは、精緻化時間（シミュレーション前）で評価されます。ブロック内にalwaysブロック、assignステートメント、モジュールインスタンス、およびローカルスコープの変数縮約を含めることができます。 alwaysブロックまたはassignステートメントの外部で連続的に更新される値を直接割り当てることはできません。

localparamは定数であるため、i_d = i_d + 1という行は無効です。

より簡単な解決策は、組み合わせの常時ブロックで手続き割り当てを使用することです。

int i,j; 
int i_d, j_d; 
logic [WIDTH:0] add_bit; 

always_comb begin 
    i_d = 1; 
    j_d = 134; 
    add_bit = '0; // fill zeros in case of gap between last i_d and first j_d 
    for (i = 8'h01; i <= MAX1; i = i + INCR) 
    begin 
    add_bit[i_d] = (creg_add == i); 
    i_d = i_d + 1; 
    end 
    for (j = 8'h86; j <= MAX2; j = j + INCR) 
    begin 
    add_bit[j_d] = (creg_add == j); 
    j_d = j_d + 1; 
    end 
end