system-verilog

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    UVMのレジスタモデルの目的は何ですか？

    UVMでは、テストベンチはDUTの内部レジスタへの可視性がありません。それでは、なぜUVMテストベンチ・アーキテクチャでのレジスタ・モデルのミラーリングと作成が行われていますか？それは何の目的ですか？ テストベンチでは、ステータスビットなどが更新されたかどうかは、入力出力ポートのみにアクセスできるため、DUT内で更新されるかどうかはわかりません。
    system-verilog uvm 2017-09-04

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    2つの無関係なUVMシーケンスアイテムを異なるUVMエージェントから同期するにはどうすればいいですか？

    これは私のシナリオで、パリティエンコーダ - デコーダのDUTを検証するためのシナリオです。デコーダ入力エージェントは再アクティブエージェントであり、エンコーダ出力エージェントのパッシブモニタから取得したデータストリームにエラーを挿入します。 ここでは、エンコーダとデコーダの両方の入力エージェントに対して、シーケンスとシーケンスの項目が別々に用意されています。しかし、デコーダの再アクティブエージェ
    system-verilog uvm 2017-09-05

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    Systemverilogでイベントを参照渡しすることはできますか？私は、タスクを呼び出し、参照することにより、イベントを渡すと、イベントがトリガされた後

    は、タスク内で検出されません。このテストベンチで遊ん event e; fork test_ev(e); begin #1ms; ->e; end join ... task ev(ref event e); @(e) do_something; // this will n
    verilog system-verilog 2017-09-06

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    時間データ型のための `uvm_field_ *マクロとは何ですか？

    変数がtimeであるとしましょう。 class my_class extends uvm_object; time my_time; int my_int; `uvm_object_utils_begin(my_class) `uvm_field_int(my_int, UVM_DEFAULT) // ? for time `uvm_ob
    system-verilog uvm 2017-09-07

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    Verilogで '1'とは何ですか？

    私は4bitsの登録があります。 reg[3:0] a; は、私はどうやらそれは私がVerilogのために新しいとその構文について確認していない同じ1'b1のと1 ない a <= '1; みたいに単一のビットを割り当てます。 誰でも私を教えてください。
    verilog system-verilog 2017-09-09

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    実数値の数値を32ビットより大きい整数値に変換する最善の方法は？

    System Verilogで32ビット以上をサポートするシステム関数はありますか？実数値の量を32ビット以上の整数値に変換したい。 $ rtoi（）システム関数は、32ビット以下で表現できる値に対して正確に行います。これのために内蔵されていますか、私は自分自身を書く必要がありますか？ 具体的な例については、私は次のような何かをできるようにしたいと思います： logic [41:0] test_v
    system-verilog 2017-09-12

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    静的整数で予期しない動作を示し

    は、次のコードを考えてみましょう私のテスト、二回目、my_static_intから2回bodyを呼び出すためには、代わりに私が1 のでであると予想何の値2を持っています0％はbodyが実行されるたびに破棄されます（これは％pを使用して検証します）.my_classの全く別のオブジェクトで次の実行を再試行しないでください。 多分私の理解はここにありません。
    verilog system-verilog uvm 2017-09-12

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    マルチポートスイッチのASIC検証

    4つの同一インタフェース（A、B、C、D）すべてからパケットを取り込むことができるDUTがあります。1つのポートからのパケットは、出力ポート、4）。例：Aからのパケットは1,2,3または4に進むことができます。ポートBからのパケットは1,2,3または4に進むことができます。同じポートに入っているパケットは順番に並んでいますが、パケットはA、B、C、Dの間で任意の順序で処理できます（4つのインターフ
    system-verilog uvm 2017-09-13

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    Systemverilogメールボックスとキュー

    私は理解できません。プロセス間通信のためにMailbox over Queueを好むのはなぜですか（ドライバとスコアボードの通信など）。
    system-verilog 2017-09-14
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