2次元配列は1次元を想定しています

Question

VHDLにstd_logic_vectorsの配列を作成しようとしています。この配列は、バレルシフタを作成するためにgenerateステートメントで使用されます。配列の各要素（配列、ベクトル）は個別にアドレス可能なビットでなければなりません。ここに私のコードのいくつかがあります。

信号宣言：アーキテクチャで

type stage_t is array(4 downto 0) of std_logic_vector (15 downto 0); 
signal stages: stage_t; 

：1マルチプレクサ：2の

test_stage: for st in 0 to 4 generate 
     test_bit_assign: for st_bit in 0 to 15 generate 
      test_stagemux: entity work.mux2_1 port map (
       S => amt(st), 
       M0 => stages(st,st_bit), M1 => stages(st,st_bit+log_w), 
       O => stages(st+1,st_bit) 
     ); 
end generate; 

エンティティ

entity mux2_1 is 
    generic (n : INTEGER := 8); 
    port (
     S : in std_logic; -- select 
     M0, M1 : in std_logic; 
     O  : out std_logic 
    ); 
end mux2_1; 

私は取得していますエラー：

Indexed name prefix type stage_t expects 1 dimensions 

これは私がステージアレイに読み書きしている場所で発生します。どのようにベクトルの1つのビットをアドレス指定するのですか？

Answer 1

私は@ user1155120の2番目の解決策に従うことで私の問題を解決しました。 stage_tはベクトルの配列であり、各次元はそれ自身で扱われるのが好きです。 stages(st)は、ベクトル全体をstにインデックスします。 stages(st)(st_bit)は(stages(st))(st_bit)と同じです。