ChiselコードからVerilogコードを生成する最も簡単な方法

Question

は、既存のChiselコードからVerilogコードを生成する最も簡単な方法は何ですか？

私はが自分のビルドファイルを作成する必要がありますか？

import Chisel._ 

class AND extends Module { 
    val io = IO(new Bundle { 
    val a = Bool(INPUT) 
    val b = Bool(INPUT) 
    val out = Bool(OUTPUT) 
    }) 
    io.out := io.a & io.b 
} 

次のようなスタンドアロンのScalaファイル（AND.scala）から例えば

は..私は完全 Chisel3ツールチェインUbuntuの16.4下がインストールされています。

Answer 1

ここで答えを参照してください：要するにIs there a simple example of how to generate verilog from Chisel3 module?

を、それに追従して、プロジェクトのルートにbuild.sbtファイルを作成します。

scalaVersion := "2.11.8" 

resolvers ++= Seq(
    Resolver.sonatypeRepo("snapshots"), 
    Resolver.sonatypeRepo("releases") 
) 

libraryDependencies += "edu.berkeley.cs" %% "chisel3" % "3.0-SNAPSHOT" 

AND.scala

にこのコードを追加します。

object ANDDriver extends App { 
    chisel3.Driver.execute(args,() => new AND) 
} 

タイプsbt runプロジェクトのルートにあります。