システムのVerilog - ケースありまたは

Question

またはでケースを作成するにはどうすればよいですか？あなたがでcaseを作成するか、このようにコンマを使用することができます

string str; 

case (str) 
    "abc" || "dfg": begin 
     //some code 
    end 
    "yfg": begin 
     //some code 
    end 
    default: //some code 
endcase 

Answer 1

：：のような

何かあなたがやっている

string str; 

case (str) 
    "abc" , "dfg": begin 
     //some code 
    end 
    "yfg": begin 
     //some code 
    end 
    default: //some code 
endcase 

何が||に微妙に異なっています。 caseステートメントの代替リストを提示しています。caseステートメントを代替するために、いくつかの式をOR演算する代わりに、ステートメントの代替リストを提示しています。