Verilogシステムの慣性遅延

Question

主に、グリッチをフィルタリングするために、次のコードでシステムのVerilogで慣性遅延を使用しています。

ロジックy; wire y_filter;

assign＃10us y_filter = y;

私の問題は、最初の10秒間にy_filterが 'X'にあることです。

0で信号を初期化する簡単な方法はありますか？

おかげで、 アレッサンドロ

Answer 1

あなたはそれだけで10US後に時間0で0にy_filterを強制的にforceステートメントを使用して、releaseことができます。別のグリッチを防ぐために、リリースが継続的なassignステートメントからの予定変更と一致しないようにする必要があります。