システムVerilogのctagsを生成するには？

システムVerilogのファイルtagsを生成します。システムVerilogのctagsを生成するには？

これは本当に参考になりましたlink、私はUVMタグファイルを生成することができました。

しかし私の質問はSVについてです。別個のsvファイルがないので、言語はコンパイラ自体に組み込まれています。タグファイルを作成するにはどうしたらいいですか？

ありがとうございます。

多分私が探しているのは正確なタグではない、私のコードにキューがあると言うと、これをキューと認識してアクセスメソッドを提供するものが欲しい。 – justrajdeep

提供したリンクに何が問題でしたか？ここではいくつか他の人はあなたがVerilogのパーサーものSystemVerilogをサポートするために改良されたUniversal Ctagsを試すことができたSystemVerilogの改善をサポートするために

2016-11-23 18:53:32

uvmライブラリは* .svh/*。svファイルの形式で存在し、cタグはそれを解析できるので、uvmタグの生成に役立ちます。 * .sv/*。svhファイルがないので、コンパイラ自体にビルドされているので、ネイティブSV用のタグを作成する方法を尋ねています。 – justrajdeep

「コンパイラ自体をビルドする」という意味は理解できません。 –

Dave、sv言語はコンパイラの一部です。システムVerilogには、UVMとは別の* .sv/*。svhはありません。私が探しているのはsv lrm自体のタグを生成する方法です。 – justrajdeep

です。

また、これには基本的なオムニ補完も含まれているVerilog/SystemVerilog Vim Pluginを使用することをお勧めします。

免責事項：これはほとんど私の仕事です。あなたの走行距離は変わるかもしれませんが、問題を報告して改善を求めることは自由です。

2016-11-24 15:19:00 Vitor

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