ChiselによるレジスタのVecsの作成方法

Question

Chisel3を使用してレジスタセットを構築します。 ザ・チゼルコードです：

val register_set = Reg(Vec(7,UInt(32.W))) 

しかし、合成されたVerilogコードです：

reg [31:0] register_set_0; 
reg [31:0] register_set_1; 
reg [31:0] register_set_2; 
reg [31:0] register_set_3; 
reg [31:0] register_set_4; 
reg [31:0] register_set_5; 
reg [31:0] register_set_6; 

どのように私はこのようなVerilogコードを合成するために私のリグのコードを変更する必要があります。

reg [31:0] register_set [0:6]; 

Answer 1

を

Chiselは現在、Verilogアレイを発行できません。これは明らかに非常に望ましい機能であり、TODOリストにありますが、まだ実装されていません。