cpu-cache

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    3レベルキャッシュの実効CPIを計算するには

    私は宿題の問題で絶望的に立ち往生しています。ここで私が与えられたものである。 CPUベースのCPI = 2、クロック・レート= 2GHzの 次キャッシュミス率/命令= 7％ L-2キャッシュのアクセス時間= 15NS は、 L-2キャッシュ、ローカルミスレート/命令= 30％ L-3のキャッシュアクセス時間= 30nsの L-3キャッシュ、グローバル・ミス率/命令= 3％、メインメモリアクセス時間
    caching architecture cpu-architecture cpu-cache hit 2013-11-25

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    プロセスがクラッシュしたときにOSがCPUキャッシュをフラッシュしますか？

    プロセスがGPFやSIGKILLなどでOSによって突然終了した場合（Linuxの場合）、OSはプロセスの変更されたCPUキャッシュラインをメインメモリにフラッシュしますか？ CPUやOSによって動作が異なりますか？ 私は不揮発性メモリの機能を評価しており、クラッシュの際にアプリケーションがメモリに書き込んだ状態が不思議です。具体的には、現在変更されているCPUキャッシュラインが欠けているかどうか。
    linux crash cpu-cache non-volatile 2016-03-22

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    "キャッシュコヒーレンシメカニズム"のため、 "ロック"オペコードプレフィックスは使用されていませんか？

    インテルのマニュアルは言う：キャッシュ・コヒーレンシ・メカニズムは、自動的にメモリの同じ領域をキャッシュしている2つ以上のプロセッサを防止 内部プロセッサキャッシュ にLOCK操作の 8.1.4効果を...その領域内のデータを同時に変更する。 つまり、lockオペコードのプレフィックスはアプリケーションプログラミングにとって役に立たないということですか？ CPUキャッシュは常にオンになっており、ア
    multithreading assembly concurrency x86 cpu-cache 2016-03-25

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    PLD命令の使用

    ARM cortex A8でのPLD命令の使用に疑問があります。私はループ内の命令を使用しているので、境界外のメモリアクセスの可能性があります。私の疑問は、それがセグメンテーションフォルトを引き起こすかどうかということです。 PLD命令がキャッシュのすべてのレベルによって、他のロード命令として扱われるので、私はARM manual which states that で読み出し、PLD命令は、標準
    arm cpu-cache mmu cortex-a8 2012-10-30

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    キャッシュメモリと密結合メモリの違い

    CPU内部に埋め込まれているためTCMには ハーバードアーキテクチャがあるため、ITCM（命令TCM） とDTCM（データTCM）があります。 DTCMには 命令は含まれていませんが、ITCMには実際にデータが格納されています。 DTCMまたはITCMのサイズは最小4KiBです。したがって、標準設定の は4KiB ITCMおよび4KiB DTCMです。 tcmがキャッシュメモリと同じ目的を持ってい
    arm cpu-cache 2016-03-31

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    キャッシュのCPUのエンディアンはどのくらいですか？

    つまり、L1、L2、L3などのキャッシュは、常にCPUのエンディアンを反映していますか？ キャッシュにデータを保存するのは、ある程度の意味がありますか特定のエンディアン？ 一般設計決定はありますか？
    cpu cpu-cache endianness 2015-11-05

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    コードがCPUキャッシュ（L3）を離れないことを確認するにはどうすればよいですか？

    最新のインテルのXEONプロセッサーは、薄型1型ハイパーバイザーに合うのに十分な30MBのL3メモリーを搭載しています。 このようなHypervisorをCPU内に保持する方法、つまりRAMにフラッシュされないようにする方法、または少なくともメモリ/ディスクに送信する前にデータを暗号化する方法を理解することに興味があります。 私たちはベアメタルで動作しており、DRTM（Late Launch）を使
    cpu low-level cpu-cache hypervisor trusted-computing 2013-10-25

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    CUDA 1つの変数に対してL1キャッシュを無効にする

    CUDA 2.0デバイスでは、特定の1つの変数に対してのみL1キャッシュを無効にする方法はありますか？ コンパイル時にL1キャッシュを無効にできることがわかっていれば、すべてのメモリ操作でフラグ-Xptxas -dlcm=cgをnvccに追加します。 しかし、私は特定のグローバル変数上のメモリ読み取りのためにのみキャッシュを無効にして、残りのすべてのメモリがL1キャッシュを読み取るようにします。
    caching assembly cuda cpu-cache ptx 2012-09-23

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    キャッシュラインアラインメントを使用したCのグローバル共有状態の変更のロックフリーチェック

    編集：STは、初心者のために2つ以上のリンクを投稿することを許可していません。不足している参照を申し訳ありません。 グローバルな状態で変更が検出されたことがパフォーマンスに関連するCアプリケーションで、ロックオーバーヘッドを減らそうとしています。最近、話題についてかなり多くのことを読んでいましたが（例：H. Sutterなど）、私の実装については自信を持っていません。私はキャッシュライン整列グロー
    c memory memory-management cpu-cache false-sharing 2012-09-25

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    書き込み後にCPUキャッシュラインがメモリにフラッシュされるのはいつですか？

    私はC＃で作業しており、可能であればunsafeコードを避けたいと考えています。キャッシュラインを埋める大きさのオブジェクトまたは配列を持っていて、オブジェクトのすべてのフィールドまたは配列のインデックスに書きたい場合、CPUは書き込まれた行をフラッシュする前にすべての書き込みが起こるのを待ちますか？書き込みの1つまたはいくつかしか発生していないときに早くフラッシュされますか？ すべての書き込みが
    c# caching cpu-cache 2013-02-22
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