Verilog Test Benchの予期しない "end"と "endmodule"？

Question

私は4ビットの2進数の9の補数を見つける必要があるVerilogプロジェクトに取り組んでいます。私は動作するはずと信じてモジュールを書いたが、私はテストベンチで奇妙なエラーを持っている：見つかった予期しないトークン「終わり」と「ENDMODULE」：私はそれを実行すると

module test_nine(); 

reg [3:0] A; //inputs 

wire w,x,y,z; //outputs 

integer loop_counter; //for loop counter 

NinesComplement nc0(A[0],A[1],A[2],A[3],w,x,y,z); 

initial 
    begin 

    for(loop_counter=0; loop_counter<16; loop_counter=loop_counter+1) 
    begin 
    #8 A=loop_counter; 
    end 

    #8 $finish() 
    end 
endmodule 

は、私はエラーを取得します。それらは必要ではありませんか？私は本質的にYouTubeのビデオからVerilogを学んでいたので、私が想定していたものを見逃したかもしれません。エラーが私のメインモジュールである念のために、私は以下のことを追加します：

module NinesComplement(a,b,c,d,w,x,y,z); 

//inputs 
input a,b,c,d; 

//outputs 
output w,x,y,z; 

//wires 
wire ab,an,bn,cn,dn; 


not #8 
//creates a' 
n0a(an,a), 

//creates b' 
n0b(bn,b), 

//creates c' 
n0c(cn,c), 

//creates d' 
n0d(dn,d); 


and #8 
a0a(ab,an,bn), 

a0b(w,ab,cn), 

a0c(y,c,c); 

xor #8 

x0a(x,b,c); 


nand #8 

n1a(z,dn,dn); 

endmodule 

をお読みいただきありがとうございました、任意のヘルプは大規模な各ステートメントはセミコロンで終了する必要が

Answer 1

を高く評価しています。後ろに1つ追加する：

#8 $finish();