Verilogヘルプが必要です。予期せぬ出力

Question

module hi (
input wire clk, 
output wire [6:0] a 
); 

wire [7:0] b; 
assign b= 8'd24; 
assign a[6:0] = b[7:1]; 

initial $display ("%d", a); 

endmodule 

高インピーダンスの「z」出力が得られます。どこが間違っていますか？

Answer 1

assignステートメントにワイヤの値を伝播する機会を与えていませんでした。 initialブロックが最初に実行されます。 $displayの前に遅延を追加するか、代わりに$strobeを使用してください。