Verilogは生成ブロックの近くにセミコロンエラーを予想しています

Question

私はverilogで作業してきましたが、最近私はVerilogで何かをテストしています。 ncvlogのコンパイル中に、私が原因を見つけることができないエラーがあります。以下はコードです（まだ完成していません）。

`include "default.v" 

module conv (
    input clr, 
    input clk, 
    input start_conv, 
    output integer raddr, 
    output integer waddr, 
    input real data_in, 
    output real data_out 
); 

parameter NUM_CONV = `DEF_NUM_CONV; 


genvar i; 
generate 
for (i=0; i<NUM_CONV; i=i+1) begin : uconv 
unit_conv inst() (
    .clr (clr), 
    .clk (clk), 
    .start (start_conv), 
    .rreq (rreq[i]), 
    .raddr (raddr[i]), 
    .rdata (rdata[i]), 
    .wreq (wreq[i]), 
    .waddr (waddr[i]), 
    .wdata (wdata[i]) 
); 

end 
endgenerate 

endmodule 

私が手にエラーは、以下のようなものです：

ckim@stph45:~/Neuro/convhw] ncvlog -sv conv.v 
ncvlog: 12.20-s008: (c) Copyright 1995-2013 Cadence Design Systems, Inc. 
unit_conv inst() (
       | 
ncvlog: *E,EXPSMC (conv.v,19|17): expecting a semicolon (';') [12.1.2][7.1(IEEE)]. 

は間違って生成されたインスタンスのポートマッピングの構文ですか？ thisによれば、それは正しいようです...ところで、私はncvlog -SV conv.vとコンパイルします。

Answer 1

次のことを考えてみましょう：

unit_conv inst (
    .clr (clr), 
    .clk (clk), 
    .start (start_conv), 
    .rreq (rreq[i]), 
    .raddr (raddr[i]), 
    .rdata (rdata[i]), 
    .wreq (wreq[i]), 
    .waddr (waddr[i]), 
    .wdata (wdata[i]) 
);