構文エラーVerilog 4'b0000

Question

私は奇妙な構文エラーに遭遇したようです。私が心配していた限り、間違ってはいけませんか？私はEDA Playgroundで複数のシミュレーションを試しました。それらはすべて構文エラーを返します。ここで

はコードです：

//varaibles to store temp reg ID's 
    reg [3:0] reg_d, reg_s, reg_t; 

    always @* begin 
    reg_d = 4’b0000; 
    reg_s = 4’b0000; 
    reg_t = 4’b0000; 

私はより多くのことを行うと罰金、それを閉鎖します。ここにエラーがあります。

Error-[SE] Syntax error 
    Following verilog source has syntax error : 
    "wramp.sv", 64: token is '\037777777742' 
     reg_d = 4\037777777742\037777777600\037777777631b0000; 

それは'が、そうだように思えます。私は正しい構文のために全面的にgoogleを検索しましたが、私が持っているものに間違ったものは見つかりませんでした。誰もがこれを修正する方法を知っていますか？

Answer 1

コードで使用されているアポストロフィは「適切な」アポストロフィではありません。コードの先頭にエラーメッセージまたはコメントを表示すると、'という文字が適切なコードになり、コードには’が表示されます。これらの文字は機能しませんので、適切なバージョンに変更する必要があります。