ザイリンクス、シミュレーションにおけるVerilogの整数型のIsim処理

Question

私はFPGAとVerilogの新機能を使用していますが、シミュレータで実行するコードを取得するのに問題があります。 Isimシミュレータは私のコード内の整数で "動作していない"ようです。以下は、関連コードのスニペットです。私は整数が10に達するたびにSCK_genをトグルすることによってclkパルスを分割しようとしています。このコードをIsimで実行すると、SCK_genは決して値を変更しません。また、FPGA上にコードを組み込むと、期待通りに動作し、クロック周波数の1/10のパルスを観測することができます。誰かが私を正しい方向に向けることができれば、私は感謝しています。ありがとう

//signals 
//for SCK_clock 
reg SCK_gen, SCK_hold; 
integer i; 
reg en_SCK; 
wire neg_edge_SCK; 


//SCK_generator 
always @(posedge clk, posedge reset) 
    if (reset) 
     begin 
      SCK_gen <= 0; 
     end 
    else 
     begin 
      i <= i+1; 
      SCK_hold <= SCK_gen; 
       if(i == 10) 
        begin 
         SCK_gen <= ~SCK_gen; 
         i <= 0; 
        end 
     end 

//detect neg edge of SCK 
assign neg_edge_SCK = SCK_hold & SCK_gen; 

Answer 1

オペランドのいずれかが 'x'の場合、算術演算または論理等価演算の結果は 'x'になります。 iが初期化されていないように見えるので、i <= i+1というステートメントはiには影響しません。したがって、(i == 10)の比較は常にfalseになります。