このようなクロック速度を下げることはできますか？

Question

logic [28:0] count; 
always@ (posedge clk) 

if (reset) 
    state<= S0; 
else 
begin 
    count=count+1; 
    case(speed) 
     2'b00: if(count[23]) state<=nextstate; 
     2'b01: if(count[24]) state<=nextstate; 
     2'b10: if(count[25]) state<=nextstate;    
     2'b11: if(count[26]) state<=nextstate; 
     default: state<=nextstate; 

    endcase 
end 

スピードは入力ですが、これは私の状態レジスタでこれを使ってクロック速度を下げようとしましたが、合成時にエラーは出ませんが、出力が間違っています。スピードを変えれば出力が遅くなりますが、すべてのLEDが低電圧で点灯し、同じ状態に戻ります。

Answer 1

各次の前にカウント0を設定して固定しました