デバイスのクロック速度はどのように決定されますか？

Question

ハードウェア設計者は、デバイスが動作するためのクロックの適切な周波数をどのように決定しましたか？その後、タイミングダイアグラムを作成し、これをさらにインターフェイスに使用します。

私は、適切なクロックを決定し、タイミング図を作成するためのメカニズムが何であるかを知る必要があります。私自身のロジックは、最初の設計者は、マイクロプロセッサなどのデバイスを作成し、別の命令を与えて、別のクロック速度で結果を確認するが、これは試行錯誤の方法です、そして、それを行うための特定のアルゴリズムはありますか？

Answer 1

これは実際に電気工学の問題です。最終的に、デバイスの速度は、エンジニアリング・サンプルのシミュレーションとテストによる設計の詳細な特性によって決定されます。

デバイスが実際に量産される場合、各デバイスがテストされ、仕様外であるかスピードグレードが与えられた場合には拒否されることが一般的です。このテストでは、さまざまな温度および電源電圧での性能のようなものを調べることがよくあります。このプロセスは非常に控えめである

さらに、高速グレードの要求が電源よりも低い場合、チップは低速グレードでラベル付けされる場合があります。どうして？より速いバージョンのチップはしばしばより高い価格を要求し、マーケティングタイプはこれらの高価な部品の利益率を傷つけたくない。

したがって、多くの場合、オーバークロックで多くのものを取り除くことができます。

チップをセット（チップセット）で使用する必要がある場合は、別の制約が発生する可能性があります。これらの場合、チップの速度は、セット内の別のチップの限界によって制約される可能性がある。

Answer 2

通常、プロセスは目標とする市場、パフォーマンス、およびパワーポイントを考慮して開始されます（たとえば、電話では、あまりにも熱くなることなく消費可能な電力の量には厳しい制限があります）。 簡潔には、速度とパイプラインの深さは逆に関連しています。パイプラインステージを追加することにより、より高いクロック周波数、コスト領域、およびコストの誤った方向のペナルティが生じる。

マイクロアーキテクチャレベルでは、重要なデバイスの頻度が満たされる必要がある場合、さまざまな場所で少しタイミングを取り戻すために小さなトレードオフがあります。

ロジックの深さについての経験則の計算がありますが、一般的にこれは設計フロー全体とスタティックタイミング解析（高価で複雑なシミュレーションツールを使用）を使用する反復プロセスです。