synopsys-vcs

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Verilogで低電力回路設計と異なる入力シーケンスの電力を計算

Verilogで次の回路を実装したいと思います。 FAは全加算回路であり、台形状はマルチプレクサである。私はどのように回路にこの電源ゲーティングPMOSを追加するか分からない。 また、Synopsys Designのビジョンで回路を合成し、のAPPが0の場合と1の場合の消費電力の差を計算したいと思います。 すべてのヘルプはにappriciatedされます。 おかげ Farhana

verilog system-verilog synopsys-vcs 2016-05-04

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TCLでコレクションにリストを作る

リストからコレクションを作成したい。 friends1は名前のリストです。 私がやろうとしています： set friends2 "" foreach frnd $friends1 { append_to_collection friends2 $frnd } Error: At least one collection required for argume

collections tcl synopsys-vcs 2016-07-02

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xpowerを使って電力を見積もる方法

私はVerilogを使ってクラスプロジェクトを進めてきました。私は回路を作り、その回路が使う電力を計算しなければなりませんでした。私はXpower Analyzerを使ってそれをやろうとしていますが、vcdファイルの作成、ザイリンクスISE 14.7を使用したコードのコンパイルと合成の手順に従います。結果が表示されるまで、すべてうまくいく。私は時計から0の電力消費を受けました。私は時計を制約しよう

verilog fpga xilinx-ise synopsys-vcs 2017-05-04

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vcsのシミュレーション状態の保存と巻き戻し

私は、vcsを使用してOVM上でsystemverilogを使用してテストベンチを実行しています。 リセットフェーズの後にシミュレーションを保存し、後でそのテストに戻すか、別のテストベンチから戻したいとします。これはsystemverilog cmdsを使用して可能ですか？ また、vcs cmdsを使用してこれを行う方法がありますか？ ありがとう

system-verilog synopsys-vcs 2016-10-19

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ネット 'VectorY [0]'または直接接続されたネットは複数のソースによって駆動され、少なくとも1つのソースは定数ネットです。 （ELAB-368）

VCSシンセサイザでこのエラーが発生します。私はすべてを試しましたが、私には意味がありません。 VectorY [0]、VectorY [1]、VectorY [2]、VectorY [3]、または直接接続されたネットは、複数のソースによって駆動され、少なくとも1つのソースは定数ネットであると言います。 （ELAB-368） module control (clk, start, S1S2mux,

verilog system-verilog synopsys-vcs 2016-10-21

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Synopsys VCSはカバーに当たるテスト名を提供しますか？

ここに問題の流れがあります。 私はいくつかの一般的なカバーを書いています。 特定のカバーに当たる可能性のあるテストが多数あります。いくつかのテストではヒットしません。 VCSの機能カバレッジレポートは、特定の表紙の組み合わせヒットを示します。 私はどのようなテストがその特定のカバーに当たったのか見たいと思っています。 VCSにはオプションがありますか？ simv.vdbデータはxml形式であり、そ

system-verilog test-coverage synopsys-vcs 2017-08-16

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Synopsys：回路内のパスの総数を取得

私はSynopsysのdc_shellで作業していますが、特定の値よりも少ない余裕を持って合成回路のパスの総数を取得しようとしています。私はコマンドを使用していることを行うためには： get_timing_paths -slack_lesser_than <value> 私はいつも、私はこの問題に引っかかっていると私はそれを動作させる方法がわからないサイズ1のコレクションを取得します。 ご存知

tcl synopsys-vcs 2016-07-16

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