Verilogで次の回路を実装したいと思います。 FAは全加算回路であり、台形状はマルチプレクサである。私はどのように回路にこの電源ゲーティングPMOSを追加するか分からない。 また、Synopsys Designのビジョンで回路を合成し、のAPPが0の場合と1の場合の消費電力の差を計算したいと思います。Verilogで低電力回路設計と異なる入力シーケンスの電力を計算
すべてのヘルプはにappriciatedされます。
おかげ
Farhana
デザイン二つのバージョン：そのうちの一つは、電源スイッチがONとFAが動作していると仮定します。もう1つは、電源スイッチがオフであると想定し、FAが回線から消失します。両方の回路に残りのデバイス（例えば、マルチプレクサ）を残し、それに応じてAPPを設定してください。
Synopsysに最適化を実行しないように指示します（選択入力が特定の値に固定されているため、マルチプレクサが削除されますが、そうであれば、muxesの現在の構成は無視されます）アカウント）。
両方のバージョンで電力解析を実行すると、電力の差が得られます。
あなたが得る結果は、PMOSデバイスを通る漏れ電流があると仮定しなければなりません0時にOFF
いくつかの文献で私は、APP = 0のときの回路の消費電力は〜2uWであるが、APP = 1のときの消費電力は約0.01uWであることを見出した。私の理解は、App = 0,1 FAと2 MUXがパワーに貢献するときです。しかし、APP = 1のときにはまだ2つのMUXが存在する。それでは、その価値はどのように低いのでしょうか？これは、APPが1のときにSynopsysがMUXをプルーンする場合にのみ当てはまります。 結果を教えていただけますか？ – Snigdha203
これは、2つの異なる回路を使用しているか、FAへの電源スイッチを備えた回路を1つだけ使用していますか？ –
APPが1の場合、スイッチングに関連するトランジスタはMUXからのものだけです。 APPが0の場合、FA内のすべてのトランジスタを追加する必要があります。典型的な1ビットマルチプレクサは1つの2入力OR、2 2入力AND、および1つのインバータを有するが、FAの典型的な実装は1つの3入力XORゲート、3つの2入力ANDゲートおよび1つの3入力ORゲートを有する。各コンポーネントにはいくつのトランジスタがありますか？ AまたはBが変わるたびに、どれくらい多くが実際に状態切り替えに関与していますか？ –
オンとFAのPMOSのオフのために予想される動作は何ですか？ – Sourabh
ゲートがローレベルのときにPMOSに電源を供給するためのPMOSのように見えますが、同時に両方のマルチプレクサの入力としてFA出力を選択しています。 –
PMOSは電源スイッチとして機能します。 APP = 1の場合、FAブロックはオフになります。 – Snigdha203