cpu-architecture

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私は16本のキャッシュラインを持っているフルアソシアティブキャッシュを持っている for i=0; i < 32 ; i++ for j=0; j < 32; j++ sum += arr[i][j]; 次のネストされたforループを発生どのように多くのキャッシュミスを参照する必要がどこで、HWのための問題を理解しようとしています各キャッシュラインは32ワードを記憶するこ

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プロセッサ内のプログラムカウンタのゲートレベル回路はどのように見えますか？またはタイムステップカウンター？

コンピューターアーキテクチャーはコンピューターエンジニアリングの非常に困難な領域であると思われます。さまざまなユニットが互いにどのように連携しているか、特にMOS 6502プロセッサのレジスタに関する大きな概念的説明があります。ここでは、基本的なプログラムカウンタです： https://www.clear.rice.edu/elec422/1996/bomb/finalmw.html https

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パイプラインの実行

上記のコードをF、D、X、Wステージの4ステージのIN-ORDERパイプラインで実行します。ここで、XはADDに対して4パイプラインサイクル、MULでは6パイプラインサイクルです。転送を行わない（バイパスする）と仮定します。つまり、すべてのデータの依存関係をストールする必要があります。コードを実行するには何サイクルかかりますか？コードと私の答えは以下の画像に添付されています。私はもっと組織化

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プログラムの実行時間

プログラムのCPIが1.5であり、クロック周期が500nsであると仮定します。実行時間は何ですか？実行時間とは何ですか？実行時間は、プログラムがレイテンシのように1命令を実行するのにかかる時間だと思います。

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命令セットのランダム化の仕組み、およそ

コードインジェクション攻撃を避けるためにプロセッサが命令セットをランダム化する最近のプロセッサでは、instruction set randomizationについて読んでいます。実際、ウィキペディアの説明は私には分かりません。親切にも、誰かがそのプロセスを明確な方法で説明することができますか？キーが関わっていますか？

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は分岐命令データに依存しますか？

私は2つの命令 Loop: . . . . SUB R20, R4, Rx BNZ R20, Loop を次のように続く機能のための命令のシーケンスを持っているがSUB命令に依存BNZ、ブランチゼロでないデータですか？それとも反依存か？

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特定のCPUアーキテクチャのapkファイルを作成する方法

私はすでにgradleで利用可能なsplitオプションについて知っています。これは異なるCPUアーキテクチャ用に複数のapkを生成します。 armeabi-v7aとx86アーキテクチャに含まれているapkをどのように生成できますか？

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仮想アドレスを物理アドレスに変換

iが値床を含む仮想アドレス (0x10002400) （N/2^10）の物理アドレスへ変換の情報を処理する方法を知りたいと思いました詳細は、32ビットアドレスバス物理メモリ512 KBおよびページサイズ32 KB

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（読み取り/書き込み）CPUはL1、L2、L3

キャッシュし、私はそのアルゴリズムを最適化することができますが、私はまた、ハードウェアレベルで最適化したい。もちろん、超パフォーマンスが必要なタスクを持って使用する方法。最適化の別の種類は、CPUキャッシュ（L1、L2、L3）に置くことができは、私はもちろん、私のタスクを処理するスレッドにコア全体を割り当てるために、CPUアフィニティを使用することができますできるだけ「RAMアクセス」のレイ

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RISC-V immediate（UJ-TYPE）のデコード

UJ-Typesの即時処理がどのようにデコード/エンコードされるのか混乱します。 https://content.riscv.org/wp-content/uploads/2016/06/riscv-spec-v2.1.pdfの第2.3章は私が以前よりも少し混乱しました。例えば、私はUJ型の命令0300006fをデコードしたいと思います。ご協力いただければ幸いです。