Verilog（常に割り当てます）

Question

私は、プロシージャブロック（always）のようにassignステートメントを使うことができることを知りました。 ）。私はいつも絶対に割り当てを使う必要があるのですか？

Answer 1

決して、assignキーワードは継続的な割り当てのためであり、合成時に組み合わせロジックを生成します。実際には、あなたは常にブロックでassign挙動を得ることができます。

wire test; 
//At all times, test equals input 
assign test = input; 

は同等です：

reg test; 
//Each time input changes(with the always@*), test takes its value 
always@* 
    test = input; 

always内のブロック、あなたが唯一の非ブロックの割り当てを使用する必要があります（「< =」）手続き割り当てです。ブロッキング割り当てを使用することは可能ですが、あなたが望むことを確実にする必要があります。 this threadから

：私は例外なくの知っていることによって、生きるため

つのルール：

1. 常にクロックが

   を割り当てだけでなく、組み合わせまたはレベルセンシティブコードのブロック割り当てを使用します

2. クロックエッジに書き込まれ、別のプロセスで同じクロックエッジで読み取られる変数には、常にノンブロッキング割り当てを使用します。

Answer 2

を割り当て、対応DEASSIGNとも呼ばれる「手続き連続assighment」（常にブロックがで）特定の目的のために、常にブロックで使用することができます。ほとんどの場合、これは合成不可能であり、私はその使用を一度も経験していませんでした。

例：

reg in1, in2, out; 
    reg [1:0] select; 

    always @* begin 
     case (select) 
     2'b01: assign out = in1; 
     2'b10: assign out = in2; 
     2'b11: deassign out; 
     endcase // case (select) 
    end 

一般recommendateion - それを使用しないでください。