Verilogのワイヤに実際の値を割り当てます

Question

こんにちは私は、本当のネット上の値をassignステートメントを使ってワイヤに転送したいと思う簡単なverilogステートメントを持っています。しかし、実際の変数の値にかかわらず、常に「x」の線が表示されます。以下は、時刻ゼロで注釈が付けられた値を持つサンプルコードのスナップショットです。

QNは実線で、real_QNは実数型です。

QNがreal_QNが "0" であるにもかかわらず、 "X" である理由を任意のアイデア？

Answer 1

参考のために、 "実際の"タイプは合成できません。関連性があるかもしれないので、言及するだけです。このように、この解決法も合成不可能である。しかし、それはシミュレーションでうまくいくはずです。この場合、一方を他方に割り当てることはできません。しかし、あなたのためにそれを行う機能があります。

real someReal; 
reg [63:1]someReg; 

initial begin 

someReal = 21.0 ; 
$display("someReal---->%f",someReal); 
$display("someReg---->%b",someReg); 
#1 

someReg = $realtobits(someReal); 
$display("someReg---->%b",someReg); 

これがうまく行かない場合は教えてください。