VHDL：std_logicの配列の使用とstd_logic_vectorのサブタイプの使用

Question

私は一緒に属している（同じクロックでサンプリングされていますが）論理的に既存の部分のベクトル（つまりパラレルバスではありません）コードを変更する必要があります。ほとんどの意図や目的、配列とベクトルはかなり扱うことができるため

subtype my_subtype is std_logic_vector(my_width - 1 downto 0); 
signal my_signal : my_subtype; 

：
以前、彼らは今まで

type my_type is array (my_width - 1 downto 0) of std_logic; 
signal my_signal : my_type; 

として定義されていた、この目的のために、私はいつもこれを使用します同じですので、私の質問は：
何かのやり方に利点はありますか？優先/標準の方法がありますか？

Answer 1

strong typingとの違いがあります。

最初のコードでは、新しいタイプを作成します。それは独立しており、他のタイプと互換性がありません。ただ、コードの次の部分を考慮してください。

entity e is end entity; 
library ieee; 
architecture a of e is 
    use ieee.std_logic_1164.all; 
    type slv1_t is array (15 downto 0) of std_logic; 
    signal slv1 : slv1_t; 
    type slv2_t is array (7 downto 0) of std_logic; 
    signal slv2 : slv2_t; 
begin 
    slv2 <= slv1(7 downto 0); 
end architecture; 

ModelSimの中でコンパイルし、このコードはエラーを与える：コードの2番目の部分については

Error: C:/HDL/TypeVsSubtype/Type.vhd(10): Cannot resolve slice name as type slv2_t.

を、基になる型はまだstd_logic_vectorです。したがって、サブタイプは互換性があります。次のコードを検討してください。

entity e is end entity; 
library ieee; 
architecture a of e is 
    use ieee.std_logic_1164.all; 
    subtype slv1_t is std_logic_vector(15 downto 0); 
    signal slv1 : slv1_t; 
    subtype slv2_t is std_logic_vector(7 downto 0); 
    signal slv2 : slv2_t; 
begin 
    slv2 <= slv1(7 downto 0); 
end architecture; 

これはコンパイルされます（エラーはありません）。