System Verilogアサーションでプロパティを書き込む方法は？

Question

私は正式に動作を確認するために、SVAでプロパティを書きたいです。ここで

は、私が欲しいものです：

property prop1(sig1,sig2,sig3,sig4); 
    @(posedge clk) 
    $fell(sig1) ##[1:$] first_match($fell(sig2)) ##0 sig3 |-> sig4 == sig3; 
endproperty 

SIG1が落ちた後、それが残りの評価サイクルの間LOW留まるようにどのように私は、上記のプロパティを書き換えることができますか？

注：私は無効IFF（SIG1）

感謝としてSIG1を入れたくありません！

Answer 1

property prop1(sig1,sig2,sig3,sig4); 
    @(posedge clk) 
    (!sig1) throughout (##[1:$] first_match($fell(sig2)) ##0 sig3) 
      |-> sig4 == sig3; 
endproperty 

参照セクション1800から2012 LRM