alwaysブロックではどの値が使用されますか？

Question

ここ

は、Verilogコードである2つのクロックが存在する

コードで：最初に生成伝統的なクロックがある

`timescale 1 ns/1 ns 

module test; 
    reg r1, r2, r3, r4; 
    reg clk_at_time, clk_from_clk; 


    // Initialize signals 
    initial begin 
     r1 <= 1; 
     r2 <= 0; 
     clk_at_time <= 1; 
     #200 
     $finish(); 
    end 


    // Generating simple a clock (period time is 10ns) (as expected) 
    always #5 
     clk_at_time <= ~clk_at_time; 


    // Generating a clock based on the clk_at_time. 
    // This clk_from_clk is always equals the clk_at_time (as expected) 
    always @ clk_at_time 
     clk_from_clk <= clk_at_time; 


    // r1 and r2 inverted at all posedge event. (as expected) 
    // r3 is constant 0 (as expected) 
    always @(posedge clk_at_time) begin 
     r1 <= r2; 
     r2 <= r1; 
     r3 <= clk_from_clk; 
    end 


    // r4 is constant 1 ???!!!??? HOW ???!!!??? 
    always @(posedge clk_from_clk) begin 
     r4 <= clk_at_time; 
    end 

endmodule 

とシミュレーションの波形（このコードは、合成のためではありません） always #5時間によって、第2は、2つのクロックは常に同じである。このクロックalways @ clk_at_timeによって生成される（予想通り）

私はclk_at_timeのブロックでclk_from_clkを使用した場合、以前の値がclk_frを使用することを奇妙なことom_clk。 （OK）ですが、clk_at_timeをclk_from_clkのブロックで使用すると、NEW値がclk_at_timeに使用されます。

EDIT

は明確： 波形を参照してください：clk_from_clkとclk_at_timeは常に等しくなります。

参照コード：

• r3がclk_at_timeであるのブロックとclk_from_clkにclk_from_clk
• r4あるによって駆動 'clk_at_time

によってSブロックと従動：r3とr4がアナログでありますしたがって、clk_from_clkとclk_at_timeが実際に同じr3との場合は常に等しくなければなりません。しかし波形を参照してください：r3は常に0で、r4は常に1です

どのようにですか？ルールは何ですか？

Answer 1

私は正確な答えはわかりませんが、私はシミュレーションの観点から考えて意見を述べたいと思います。私はコメントの代わりに答えとしてこれを書いています。コメントに収まらないからです。

私はこれがシミュレーションの有限要素解析の性質と関係していると思います。シミュレーションの各タイムステップで、シミュレータは回路コンポーネントをコンポーネントごとに解決します。 clk_from_clkがfrınclk_at_timeから派生しているので、シミュレータは常に後者を最初に評価します。

r4は、それは常に、それはclk_at_timeの変更で評価し、clk_from_clkと同時、その前の値を持つことになるr3については1の値を持つことになりますclk_from_clk後に評価されます。