シーケンシャルのalwaysブロックにelse文が必要ですか？

Question

今私はクロックゲーティングを以下のように実装しようとしています。 しかし、なぜ私はDe信号を扱うのか理解できません。

module ClockGating( 


      input wire rst_n, 
      input wire clk, 
      input wire De, 
      input wire InReg, 

      output reg OutReg 

    ); 

    always @(posedge clk or negedge rst_n) 
    begin 
    if (!rst_n) begin 
      OutReg <= 0; 
    end 
    else begin 
     if (De) begin 
       OutReg <= InReg; 
      end 
     else 
       OutReg <= OutReg; 
    end 
    end 

endmodule 

しかし、私はelse文なしで使用するかどうか知りたいですか？ else文なしで使用できますか？

module ClockGating( 


      input wire rst_n, 
      input wire clk, 
      input wire De, 
      input wire InReg, 

      output reg OutReg 

    ); 

    always @(posedge clk or negedge rst_n) 
    begin 
    if (!rst_n) begin 
      OutReg <= 0; 
    end 
    else begin 
     if (De) begin 
       OutReg <= InReg; 
      end 
     end 

endmodule 

Answer 1

（それはelseとバージョンとまったく同じ動作をしますので）はい、あなたはelseずに使用することができます。はい、あなたはelseなしで使用する必要があります（それ以外の場合はアマチュアのように見えるので、誰もそれを望んでいないからです）。

OutRegはregです。 Verilogのregは、任意のソフトウェア言語のという変数のようなものです。その値は最後に割り当てられた値になります。あなたの回路では、OutRegの値をDeが1'b1でない場合に変更したくないので、その場合はOutRegに新しい値を割り当てる必要はありません。したがって、elseは必要ありません。