任意のサイズの整数入力（正、負またはゼロ）をVHDLのバイナリに変換する方法は？

Question

私はシステムジェネレータで使用しているときにいくつかの問題を引き起こしているので、numeric_stdライブラリを使用したくありません。 numeric_stdライブラリを考慮することにより、コードがとされています

library IEEE; 
    use IEEE.STD_LOGIC_1164.ALL; 
    use ieee.STD_LOGIC_unsigned.all; 
    use ieee.numeric_std.all; 
    use ieee.std_logic_arith.all; 

    entity conversion is 
     port(l: in integer; k: out std_logic_vector(127 downto 0)); 
    end conversion; 

    architecture Behavioral of conversion is 
    begin 
     k <= conv_std_logic_vector(l,128); 
    end Behavioral; 

入力整数は任意の値を持つことができるということを念頭に置いて、この方法の代替は何ですか？

Answer 1

Numeric_stdはあなただけで、次のライブラリの取り込みを取得する必要があるかもしれません

を発行します。ファイル内の他のコードのために数値stdを使用できない場合は、デザインをのコンポーネント、つまり別のエンティティにすることを検討してください。その後

numeric_stdを使用して、あなたはこのように整数に変換することができます

library IEEE; 
use IEEE.STD_LOGIC_1164.all; 
use IEEE.NUMERIC_STD.all; 

変換：：

k <= std_logic_vector(to_signed(l, 127)); 

エンティティは、別々のコンパイル単位であり、あなたはので、このようなライブラリを含めるだけですることができます32ビットの制限

整数typ VHDLのeは符号付きの32ビット整数だけなので、kの全範囲をこのようにカバーすることはできません。