SystemVerilogで変数グループの循環ランダム化

Question

私はシステムVerilogでは3つの異なる変数をランダムにしようとしていますが、循環的に行います。私は何を意味することは、私は上記の制約で3つの変数

rand int a; 
rand int b; 
rand int c; 

constraint c_a{ 
    a inside {1,2};  
} 
constraint c_b{ 
    b inside {1,2,3,4,5,6}; 
} 
constraint c_c{ 
    c inside {1,2,3} 
} 

を以下している、すべての3つの変数（2x6x3）の36個の組み合わせの合計がありますされています。

しかし、我々は36のループを実行する場合、そのよう：

repeat(36) begin 
    this.randomize(a,b,c); 
    $display("%d %d %d", a,b,c); 
end 

我々はいくつかの組み合わせが繰り返される可能性があるとして、すべての可能な組み合わせを打つ習慣。したがって私はループを正確に36回実行することにより、これらの組み合わせをすべてヒットする方法を探しています。

私は、それぞれの組み合わせを表現するために、別のランドの変数を宣言し、そのようにそれにrandc使用してこれを行うには強引なやり方を書いた：

int a; 
int b; 
int c; 
randc int k; 

constraint c_k{ 
    k inside {[1:36]}; 
} 

repeat(36) begin 
    this.randomize(k); 
    // randomizing variable 'a' to one of the 2 values. 
    if(k<9) 
    a = 1; 
    else 
    a = 2; 
    // randomizing variable 'b' to one of the 6 values. 
    case(k) 
    1,2,3,19,20,21 : b = 1; 
    4,5,6,22,23,24 : b = 2; 
    7,8,9,25,26,27 : b = 3; 
    // 
    // finishing the sequence 
    // 
    endcase 

    case(k) 
    // similar case statement for the final variable 
    endcase 

    $display("%d, %d, %d", a,b,c); 
end 

上記の方法ではうまく動作しますが、私には、それは一種のように見えました（大規模な組み合わせには適用できない）忙しいやり方で、これを実現するより洗練された方法があるのだろうかと思っています。

ありがとうございました。

Answer 1

変数をパックド構造体に連結して、それをrandc変数にすることができます。

module top; 
class A; 
    typedef struct packed { 
    bit [1:0] a; 
    bit [2:0] b; 
    bit [1:0] c; 
    } abc_t; 
randc abc_t k; 
constraint c_a{ 
    k.a inside {1,2};  
} 
constraint c_b{ 
    k.b inside {1,2,3,4,5,6}; 
} 
constraint c_c{ 
    k.c inside {1,2,3}; 
} 
endclass 
    A h = new; 
    initial 
    repeat(40) begin 
     h.randomize(); 
     $display("%0p",h.k); 
    end 
endmodule 

randc変数に許可されたビットの総数は、シミュレータ