vlsi

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    VerilogでのRAMコーディングの改善方法

    RAM書き込みにはどのコードが優れていますか？ alwaysブロック内data_outを割り当てる： module memory( output [7:0] data_out, input [7:0] address, input [7:0] data_in, input write_enable, input clk ); reg [7
    verilog vlsi 2011-10-03

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    Synopsys社のクロックを扱うtetramax

    私はtetramaxを使用して、いくつかのテストベンチのフォールトカバレッジを測定しています。 テストベンチを実行して、テストするコアのVCDファイルの入出力をダンプしています。 クロックとリセットは、すでに外部テストベンチによって管理されています。 私はTetramaxスクリプトで時計を追加してリセットする必要はないと思う。 しかし、クロックの指定に副作用があるかどうかはわかりません。たとえば、
    vhdl simulation clock hdl vlsi 2012-04-28

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    verilogの整数入力ポートとvhdlのsimillar？

    私はVerilogの初心者です。私はvhdlで整数の入出力を使ってコードを構築しました。今私はVerilogで同じコードを構築したいと思います。しかし、私は、verilogの入力ポートが整数型であることを知りました。 できること。 私は合成可能な答えを好むでしょう。 VHDLコード：VHDLでのVerilogおよび整数で LIBRARY ieee; USE ieee.All; use IEEE
    vhdl verilog vlsi 2016-04-16

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    vhdlの8ビットエラー耐性加算器が使用可能なコードを試しましたが、動作していないようです。

    "vhdlコード"に2つの8ビット数値を追加する "符号なし8ビットエラー耐性加算器"。私はすでに下記のコードを試してみました。これらのエラーは です**エラー：C：/Modeltech_pe_edu_10.4a/examples/etl1.vhd（34）： "Signal"の近く：構文エラー **エラー：C：/ Modeltech_pe_edu_10。 4A /例/ etl1.vhd（41）：
    vhdl vlsi 2016-04-28

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    合成出力をオンラインで確認しますか？

    オンラインで入手できるツール/アプリケーションはありますか？RTLの合成出力を確認するのに役立ちますか？ 例：私はいくつかのRTLコードを書かれた（Verilogで）と をチェックする必要があります - >それは合成可能なされているかどうか？ - >ネットリストRTLが生成されました。
    verilog synthesis vlsi 2016-11-15

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    "if"ブロックがvhdlの与えられた選択肢から外れる可能性はありますか？

    以下は、IFブロックを使用するVHDLのコードです。 最後の "elsif"では、 "my_choice"の値が "ch4"に割り当てられます。条件が成立しないのでelseブロックを実行する。しかし、 "my_choice"が高いインピーダンス（または何か他のもの）のような（ch1、ch2、ch3、ch4）以外の他の値を得る可能性はありますか？もしそうなら、どうすればそれを避けることができますか？
    vhdl vlsi 2016-06-21

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    RTL_ROMのvhdlと目的のラッチを削除するには？

    以下のコードは単純な16ビット加算器（1つの4ビット加算器のみを使用します）です。私はすべてのラッチを回避しようとした。しかし、私は強調表示されているラッチ（sum_16_temp）をイメージから削除することができません。このラッチを避けるのに誰も助けてくれます。誰かがRTL_ROM（ラッチ前next_state_i右） library IEEE; use IEEE.STD_LOGIC_
    vhdl vlsi 2016-06-27
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