AXI IPの合成中に不明なエラーが発生しました

Question

AXI-Liteインターフェイスを備えたコプロセッサを作成し、デジタルシステムエンジニアリングクラスのZynq SoC設計で使用するために、IPパッケージツールをザイリンクスVivadoで使用しようとしています。コプロセッサは、前回の課題の一部として既に開発したGCD電卓です。私はインストラクターの指示に従ってGCD電卓からIPを作成し、hereにあるPDFからチュートリアル4Aをゆるすと、AXIインターフェイスが作成されました（I/O宣言は明らかにGCD電卓に合わせて変更されています）。 AXI IPとGCD IPから実行されるデータバスと呼ばれるデータバスがあり、電卓に値を送信します。私はデザインを合成しようとするとしかし、私は次のエラーを取得する：

[Synth 8-685] variable 'data' should not be used in output port connection'

エラーが私のデータポートが定義されている私のAXIバスインタフェースのインスタンス化の行に指示します。

私は数時間にわたってこのエラーの解決策をオンラインで検索してきましたが、ザイリンクスのWebサイトやザイリンクスのドキュメントでもこのエラーに関する情報はありませんでした。同じエラーが発生した人のアカウントを見つけることができます。

私は彼にアイデアがあるかどうかをメールで知らせたが、もう6時間は目を覚まさず、割り当ては今日（明日？

誰でもこのエラーについて聞いたことがありますか、それを修正する方法がありますか？ここで

は、エラーのソースが含まれているコードの一部です：

// Instantiation of Axi Buss Interface S00_AXI 
myip_v1.0_0_S00_AVI # (
    .C_S_AXI_DATA_WIDTH(C_S00_AXI_DATA_WIDTH), 
    .C_S_AXI_ADDR_WIDTH(C_S00_AXI_ADDR_WIDTH) 
) myip_v1_0_S00_AXI_inst (
    .done_async(done_async), 
    .go(go), 
    .data(data), // The error points to this line 
    .S_AXI_ACLK(s00_axi_aclk), 
    ... // all remaining ports were generated by the IP tools 
); 

おかげで、

-Andrew

Answer 1

あなたがの出力から変数を駆動しようとしているようですが、私には見えますインスタンス化されたモジュールVerilogでは、インスタンス化されたモジュールから変数を駆動することはできません。これは、（それがSystemVerilogのではないですが）Verilogで違法である：

reg OP;          -- this is a variable  
SOME_MODULE MODULE_INST (.IP(IP), .OP(OP)); 

これは違法ではないのに対し：

wire OP;         -- this is a net 
SOME_MODULE MODULE_INST (.IP(IP), .OP(OP));