Verilog。多次元配列の初期化

は、私は私のシミュレーションのみSystemVerilogのモジュールでlocalparamを作成します。Verilog。多次元配列の初期化

localparam [31:0] SYNTH_PRD_REGS[1][5][13] = '{ 
       '{ 
    '{32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000}, 
    '{32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000}, 
    '{32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000}, 
    '{32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000}, 
    '{32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000,32'h00000000}        
       } 
}; // Error for this line.

私はこのモジュールをコンパイルするが、私は、シミュレーションを開始すると、エラーが予想される：

RUNTIME: Fatal Error: RUNTIME_tb_bus.sv (35): Range width expression must be positive.

このエラーが発生するのはなぜ？私はActive-HDL 9.3を使用します。

出典

2016-10-27 Reffum

ツールの問題があります。あなたのコードは大丈夫で、他の多くのツールでも動作します。

出典

2016-10-27 14:44:44

これはなんですか？この配列を別の方法で初期化する方法は？ – Reffum

ツールにバグがあります。私はあなたのツールにアクセスできないので、私は回避策を助けることはできません。 –

Verilog。多次元配列の初期化

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