/VHDLを使用したUMLステートダイアグラムのエントリ

Question

caseステートメントを使用してVHDLを使用したUMLステートダイアグラムを実装しています。 do/およびexitの状態アクティビティは実装が簡単です。しかし、誰も効率的な方法でentry州の活動を実装する方法を知っていますか？

私はname州の前にname_entryと呼ばれる余分な状態を追加するか、1回だけ実行するフラグを追加することを考えました。しかし、私はこれらのオプションを嫌います...

Answer 1

私がうまくいけば、VHDLでFSMを記述したいだけですか？ はそうあなたが最初に必要TYPE

TYPE my_state_type IS (s0, s1, s2); 

にすべてのあなたの可能な状態を宣言しないためにはその後、型としてmy_state_typeをとる信号を作成する必要があります。

SIGNAL my_state : my_state_type := s0; -- for initialisation 

次に、あなたのプロセスでは、あなたは確かにあなたの状態のそれぞれについてCASEを必要としています。

fsm : PROCESS (clk, rst) 
BEGIN 
    IF (rst = '1') THEN 
     my_state <= s0 ; -- reset value 
    ELSIF (rising_edge(clk)) THEN 
     CASE my_state IS 

      WHEN s0 => output <= '1'; -- do 
         IF (input = '1') THEN -- condition to enter s1 
         my_state <= s1; 
         ELSE     -- condition to stay in s0 
         my_state <= s0; 
         END IF; 

      WHEN s1 => my_state <= s2; -- stay in s1 for only one clk cycle 

      WHEN s2 => my_state <= s0; -- stay in s2 for only one clk cycle 

      WHEN OTHERS => my_state <= s0; 

     END CASE; 
    END IF; 
END PROCESS; 

私はそれがあなたの質問に答えた、または少なくとも助けてくれることを願っています。