VHDL BIT_VECTORをD入力として使用するために複数のフリップフロップエンティティを生成する方法

Question

複数のフリップフロップをレジスタとして使用するためにgenerate関数を使用しようとしています。私は信号ビットベクトルを持っています。これは、各ビットが等価なフリップフロップへのD入力であることを望みますが、コンパイル後、出力Qにはドライバがないという警告が表示されます。

ここで私はその後、32フリップフロップを生成し、フリップフロップのD入力のそれぞれにbit_vector信号和の各ビットを設定しようとするフリップフロップ

entity flipflop is 
    port( 
     D,CLK,RST: in BIT; 
     Q: out BIT 
    ); 
    end entity; 
architecture behavioral of flipflop is 
begin 
    P1: process(RST,CLK) 
    begin 
     if(RST='1')then 
      Q <= '0'; 
     elsif(CLK='1' and CLK'EVENT) then 
      Q <= D; 
     end if; 
    end process; 
end behavioral; 

の動作を定義します。

SIGNAL Q,D: BIT_VECTOR (31 DOWNTO 0); 
    SIGNAL SUM: BIT_VECTOR (31 DOWNTO 0); 
BEGIN 
    register_maker : for i in 0 to 31 generate 
    BEGIN 
     flipflop_inst : ENTITY work.flipflop port map 
      (Q => Q(i), 
      CLK => CLK, 
      RST => RST, 
      D => D(i) 
     ); 
    end generate register_maker; 

    process (D,SUM) 
    begin 
     for i in 0 to 31 loop 
      D(i) <= SUM(i); 
     end loop; 
    end process; 

私は間違っているとは思うが、フリップフロップの出力は変わらない。

おかげ

Answer 1

process (D,SUM)はD.すなわちに依存すべきではありません合計が変化したときにのみDを変更したいとします。彼らは同じ長さを持っているように、これは単純に行うことができます。

D <= SUM; 

その後、フリップフロップの出力が変更されていないと言います。テストベンチでRSTが'1'に固執している可能性がありますか？ （私たちはすべて間違っていました;））

std_logicとstd_logic_vectorはなぜ使用していないのですか？