多くのifdef構造を持つverilogファイルからverilogコンパイル済みの行をダンプする方法はありますか？

Question

Here is the requirement. 
`define TYPE-1 
    Line 1 ; 
    Line 2; 
    Line 3; 
`define TYPE-2 
    Line 4; 
    Line 5; 
`endif 
` define TYPE-3 
    Line6 
`else 
    Line 7 ; 
Line 8 

ファイルの最後。 上記のVerilogファイルMaster.vを `definedの内容のみを持つ4つのファイルに分割する必要があります。 EX用 =ファイル上Master.vは通常、それはコンパイラの仕事であるbelow-

File-1.v : 
       Line 1; 
       Line 2; 
       Line 3; 

File-2.v: 
    Line 4; 
Line 5; 

File-3.v: 
    Line 6; 

File-4.v: 
    Line 7; 
    Line 8; 

Answer 1

のような4つの異なるVerilogファイルに分割する必要があります。つまり、vcsはあなたが求めるものであるトークンをダンプすることができます。一方、vpp/vbppのようないくつかのverilogプリプロセッサがあります https://github.com/balanx/vbpp。あなたはインターネット上の他のものを見つけることができます。