シミュレーションではクロックエッジで信号/出力割り当てが常に表示されますか？

Question

私は、プロセスが中断したときに、割込みが立下りエッジで発生するような、クロック信号のプロセスで信号または出力を割り当てると、シミュレーション中にシグナルまたは出力が立ち上がりエッジで割り当てられるのはなぜですか時計の？

if(rising_edge(clk)) then 
    if(one_second_counter = "10111110101111000001111111") 
     one_second_counter <= (others=> '0'); 
    else 
     one_second_counter <= one_second_counter + 1; -- 
end if; 

Iが結合しているシミュレーション波形：私は次のコードを持っている例として

Answer 1

だから、私は理解している我々は、割り当てが発生クロックドプロセスにおける信号又は出力を割り当てるとプロセスが中断したときに、下降エッジまたは言い換えれば...

これは間違っています。この割り当ては、プロセスの感度条件が満たされたときに行われます。あなたの例では、これはrising_edge(clk) - クロックの立ち上がりです。