ブロックと非ブロックの割り当てを同じブロックに混在させないでください。

Verilogではtrueまたはfalseですか？ミキシングとは何を意味するのか分かりません。動作すれば出力を直接変更しますか？ブロックと非ブロックの割り当てを同じブロックに混在させないでください。

2017-05-23 skream117

[this]（https://stackoverflow.com/questions/4653284/how-to-interpret-blocking-vs-non-blocking-assignments-in-verilog）の可能な複製です。 –

シミュレーションでは機能するかもしれませんが、合成はできません。 – Laleh

はい、私はそれがsynthesizabilityだけではなく、シミュレーションに関連すると思う –

ルールを明確にする必要があります。

同じ変数には、同じブロック内のブロックと非ブロックの両方の割り当てを使用しないでください。この問題は通常、非同期リセットを記述するときに現れます。それが失われるので、それは、0に設定されます後

always @(posedge clk or negedge rst) 
    if (!reset) 
    q = 0; 
    else 
    q < = d;

2つのイベントが同時に発生した場合

が、q<= dはq=0前に処理されます、そして、Qに対する保留中の更新があります。他にもいくつかのシナリオがあります。

2017-05-23 22:59:06

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