Verilogのシングルビット乱数ジェネレータ

Question

私はテスト目的でVerilogのすべてのクロックサイクルで1ビットの乱数を生成しようとしています。私はテストベンチモジュールでこれをやっています。ここにコードがあります。

module tb; 

// Inputs 
reg clk; 
reg in; 

// Outputs 
wire x; 

// Instantiate the Unit Under Test (UUT) 
single_bit uut (
    .clk(clk), 
    .in(in), 
    .x(x) 
); 

integer seed=1; 
initial 
begin 
    clk=0; 
    forever 
    #5 clk=!clk; 
     in= $random(seed); 
end 

endmodule 

しかし、シミュレーションの後、私はseedに1の一定の値を取得していますし、inはXを持っています。 何か助けていただければ幸いです。

Answer 1

あなたのインデントは誤解を招きます。ここにあなたのコードが解析される方法です：あなたはforeverループの最後に到達することはありませんので、

initial begin 
    clk=0; 
    forever #5 clk=!clk; 
    in= $random(seed); 
end 

あなたのコードinへの割り当てに達することはありません。 inをregと宣言したので、決して値をinに割り当てないと、そのデフォルト値はxのままです。

inへの割り当ては、foreverループ内にある必要があります。これにより、クロックエッジごとにinに対して0と1のランダムストリームが生成されます。

initial begin 
    clk=0; 
    forever begin 
     #5 clk=!clk; 
     in = $random(seed); 
    end 
end