Verilogの次のコードでのReg

Question

とインタフェースモジュール入力：

wire a; 
reg b; 
assign a = b; 
ModuleName foo(a, other wire inputs, ... , wire outputs); 

は、それらが最上位モジュールの一部であると仮定する。

always @ブロックを実行したいが、このモジュールでインスタンス化されたモジュールの入力を変更したかった。

always@(*) b = c^d; //Some Logic 

事は、ワイヤーであり、常時@ブロック内のLHS上にあることはできません。 bに変更を加えて、a、つまりモジュールfooの入力に表示することができますか？

Answer 1

はい。 bを変更するたびに、aも変更されます。それはassignステートメントの動作です。ハードウェアであることを忘れないでください声明

assign a = b; 

手段のドライブregbは、すべての時間のために持っているどのような値を持つwirea "。