2017-09-18 14 views
0

ifステートメントでvhdlの& &と同等のものは何ですか?vhdlの論理式と(&&)の対応は何ですか?

otherwise: if (i/=0 && i/=15) generate 
... 
end generate; 

私は2つの前提条件を満たす必要があります。

+0

そして。 [その他の質問](https://stackoverflow.com/questhttps://stackoverflow.com/questions/10062518/if-statement-in-vhdlions/10062518/if-statement-in-vhdl)の例を参照してください。 –

+1

@MichelBillaud That質問が削除されました。 :( – krillgar

+0

シンプルな構文の問題の他に、[2つの前提条件を満たすために](https://i.stack.imgur.com/8apjO.jpg)*は必要ありません。これは、もともとwireと呼ばれていた配列を長くすることによって機能します。 c_inの最初の値を代入し、最後の値をc_outに代入する構文がある[VHDLオンラインヘルプ](http://vhdl.renerta.com/mobile/index.html)がある場所があります。 – user1155120

答えて

1

VHDLの強いタイピングのために、論理と同等のもの(VHDLの(& &))は実際には意味をなさない。

otherwise: if (i/=0) and (i/=15) generate 
... 
end generate; 
が、その例で andは、この例では andオペレータに違いはありません:あなたの質問への短い答えは、あなたが必要だということです /=オペレータがタイプを返すため

signal F, A, B: boolean; 
... 
F <= A and B; 

boolean 。したがって、両方の例では、私はちょうどand 2つのブール値を一緒にしています。両方の例の戻り値の型もbooleanです。 ifステートメントが予期する型はbooleanであり、これが最初の例が機能する理由です。

関連する問題